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嘉恒中自高速信号完整性仿真分析(一).pdf

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嘉恒中自高速信号完整性仿真分析(一).pdf

嘉恒中自第一章信号完整性分析(SI)411信号完整性分析理论4111理想的数字信号波形41111理想的TTL数字信号波形41112理想的CMOS数字信号波形51113理想的ECL数字信号波形5112数字信号的畸变或信号不完整51121地线电阻的电压降的影响地电平0V直流引起的低电平提高51122信号线电阻的电压降的影响61123电源线电阻的电压降的影响81124转换噪声81125串扰噪声91126反射噪声91127边沿畸变9113高速信号识别与实例1012信号完整性常见问题11121电磁干扰(EMI)和电磁兼容性EMC11122信号完整性SIGNALINTEGRITY12123反射REFLECTION121231反射的概念121232反射引起的问题和解决方法12124串扰CROSSTALK131241串扰的形成和计算1313411串扰线平行长度和间距对串扰的影响1413412信号频率和沿速率对串扰的影响141242解决方法15125过冲OVERSHOOT和下冲UNDERSHOOT15126振荡RINGING和环绕振荡(ROUNDING)15127地电平面反弹噪声和回流噪声15128时域TIMEDOMAIN和频域FREQUENCYDOMAIN16129阻抗IMPEDANCE161210建立时间SETTLINGTIME161211管脚到管脚PINTOPIN的延时DELAY161212偏移SKEW161213斜率SLEWRATE161214静态线QUIESCENTLINE161215假时钟FALSECLOCKING1713确保信号完整性17131隔离17132阻抗、反射及终端匹配17133内电层及内电层分割18134信号布线19135串扰20136电源退耦211嘉恒中自第二章高速PCB设计2321PCB设计基本流程23211第一步,创建网络表23212第二步,布局23213第三步,设置布线约束条件242131报告设计参数242132布线层设置252133线宽和线间距的设置252134孔的设置262135特殊布线区间的设定262136定义和分割平面层27214第四布,布线前仿真27215第五步,布线272151布线优先次序272152自动布线272153布线规则27216第六步,后仿真及设计优化2722PCB设计基本规则27221地线回路规则27222串扰控制规则28223屏蔽保护规则28224走线的方向控制规则28225走线的开环检查规则29226阻抗匹配检查规则29227走线终结网络规则29228走线闭环检查规则30229走线的分枝长度控制规则302210走线的谐振规则302211走线长度控制规则312212倒角规则312213器件去藕规则312214器件布局分区/分层规则322215孤立铜区控制规则322216电源与地线层的完整性规则332217重叠电源与地线层规则3322183W规则33221920H规则332220五五规则33第三章高速PCB信号完整性仿真3531PCB设计方法35311传统的PCB设计方法35312基于信号完整性分析的PCB设计方法3632信号完整性分析模型36321PCB设计的SI模型372嘉恒中自3211SPICE模型373212IBIS模型373213VERILOGAMS模型和VHDLAMS模型373214模型的选用383215设计方法与现有EDA软件的结合38322IBIS仿真393221IBIS模型的介绍393222IBIS模型类型413223IBIS模型仿真步骤4133基于IBIS模型的仿真分析实例42331仿真系统的构成42332仿真分析前的准备工作423321EDA工具的选择423322IBIS模型的获取和验证433323关键线网的划分433324通过仿真分析对设计进行修改43第四章ALTIUMPROTEL2004信号完整性仿真实例453嘉恒中自第一章信号完整性分析(SI)11信号完整性分析理论信号完整性(SIGNALINTEGRITY,简称SI)指的是信号线上的信号质量。信号完整性差不是由单一因素造成的,而是由板级设计中多种因素共同引起的。破坏信号完整性的原因包括反射、振铃、地弹、串扰等。随着信号工作频率的不断提高,信号完整性问题已经成为高速PCB工程师关注的焦点。如今,90NM的FPGA具有极高的I/O性能。SPARTAN3EFPGA的I/O能够以超过800MHZ的数据速率切换LVDS。由于可以编程,显然能够以低得多的频率切换同样的I/O单元。遗憾的是,低频率并不总是等于低速度。尽管信号完整性的确是高时钟速率固有的问题,但I/O是否产生需要终止的噪声并不取决于时钟频率。输出驱动器的边沿速率或上升时间才是迹线是否需要终止的决定因素。时钟频率为1MHZ的设计可能会有严重的信号完整性问题。打个比方说,可以考虑一下用重物击打头部的情况。引起疼痛的并非击打频次,而是击打速度。如果是轻轻拍打头部,每秒打十次并不比每秒打一次更疼。但如果是大力猛击,即使打一次也会痛得要命。在这里,频次不是关键因素;关键问题是动作的功率(即力度)和速度。I/O电路适用同样的原理。如果输出转换较慢,输入电路检测和接收输出信号不会有问题。但是,如果过度提高转换速度,不仅输入电路开始感觉到噪声(疼痛),而且未加阻尼的快速转换还可能使电路系统过载或损坏。以过快的信号转换威胁I/O电路的是“过冲”和“下冲”噪声。如果存在严重且持续的过冲或下冲,因为电压会强迫大电流进出器件,久而久之就可能损坏I/O的结构。111理想的数字信号波形无论是哪一种数字集成电路,理想的数字信号是指器件厂家提供的输出高电平VOH、低电平VOL、上升沿TR和下降沿TF等参数所描述的信号波形。1111理想的TTL数字信号波形下图所示为理想的TTL(含LVTTL)数字信号波形4嘉恒中自VOHMIN24VVOLMAX04VVT15V30MV(参考电平)1112理想的CMOS数字信号波形下图所示为理想的CMOS数字信号波形VOHMIN444VVOLMAX05VVT25V5V时VOHMIN24VVOLMAX04VVT15V33V时1113理想的ECL数字信号波形下图所示为理想的ECL数字信号波形VOHMIN096VVOLMAX165VVBB129V30MV(参考电平)IC在系统应用中不可能达到理想的程度,由于受到多种因素的影响,信号波形会产生各种变化,但是这些变化的程度必须严格加以限制,使之达到可以接受的程度。主要有哪些方面的设计上的问题会造成影响或者变化,又有多大的变化,它们之间有什么关系等都是值得讨论分析的。112数字信号的畸变或信号不完整本节只讨论TTL信号发生的畸变,是因为从目前使用的情况来看,CMOS电路的输入、输出等外部接口电路已和TTL兼容,而ECL电路用得很少,这里不加以讨论。还有一些其他数字电路,如LVDS、GTL、NMOS、PMOS等,本节也不加以讨论。1121地线电阻的电压降的影响地电平0V直流引起的低电平提高见下图,图中虚线为提高的情况。提高幅度与IC的功耗大小、IC密度、馈电方式、地5嘉恒中自线电阻R、馈电的地线总电流有关。ΔV地ΔIΔR1122信号线电阻的电压降的影响(1)IC输出管脚经过印制导线或电缆到另一IC的输入脚,输出低电平电流在印制导线或电缆电阻上引起一个低电平的抬高,其值为ΔVOLIOLR,见图中的上面一条虚线。显而易见,低电平的抬高与印制导线电阻值及输出低电平电流有关,如下图所示B点的低电平比A点的低电平高,注意当IC输出脚为低电平时,如果此器件不是驱动器,而是一般器件,则由于输出低电平电流太大,远大于器件手册给出的值,输出三极管将退出饱和区,进入工作区,使输出低电平抬高很多。如下图中上面一条虚线所示6嘉恒中自决定因素端接方式端接电阻大小输出管饱和深度输出管Β值(2)IC输出管脚经过印制导线或电缆到另一个IC的输入脚,输出高电平电流在印制导线或电缆电阻上引起一个高电平的降低,其值为ΔVOHIOHR,见下图中高电平上的下面虚线IOH由下列因素决定端接方式、端接电平、端接电阻大小;R由下列因素决定线宽、线厚、线长;显而易见,高电平的降低与印制导线或电缆电阻值及输出高电平电流有关,如下图所示B点的高电平比A点的高电平要低7嘉恒中自注意IC输出脚为高电平时,如果此器件不是驱动器,而是一般器件,则由于输出高电平电流太大,远大于器件手册给出的值时,输出管也会退出饱和区,进入工作区,使输出高电平降低很多。如下图中下面一条虚线所示1123电源线电阻的电压降的影响IC的电源电压如33V,如果系统中存在差值,当小于33V时,输出高电平将产生一个下降值,如上图中高电平上的虚线所示由于系统电源有集中电源和分散的电源模块之分,此差值不同,由于IC功耗的大小、IC密度、馈电方式、电源线的馈电电阻值以及电源电流值,引起一个ΔVCCΔVCCΔIΔR以上原因,使TTL信号波形变得离理想波形很远了。低电平大为提高了,高电平也大为降低了。对这些值若不严加控制,对系统工作的稳定可靠工作是不利的。此外,结温差,即不同功耗的器件的PN结的温度不同,还会影响高低电平及门槛电平的变化也会影响系统工作。除上面所说的直流成分之外,更为重要的是系统是以极高频率在工作,也就是说,系统内的器件、导线有各种频率的,各种转换速率的信号在动作、传递。首先是相互之间的信号电磁藕合串扰和信号在不同特性阻抗传输路径上的反射,以及电源,地电平由于IC高频转换引起电流尖峰电平,使TTL信号波形变得更坏。1124转换噪声由于系统工作时,器件以高频转换,造成供电系统上有高频率变化的电流尖峰,而供电的电源线路和地线路都可看成是很小的电阻、电感、电容元件。电流尖峰值太大,在它们上面会产生较大的交流尖峰电压,其电源上的尖峰电压基本上会串扰到高电平上,而地电平上的尖峰电压会串扰到低电平上,如下图所示IC内部同样存在这种尖峰电压。8嘉恒中自1125串扰噪声由于系统组装越来越密,印制导线之间的距离越来越近,邻近导线上有高速转换的电平信号。如正跳变信号跳变的时间TR和负跳变的时间TF都很小,使得导线上已有信号上叠加一个较大的电磁藕合信号串扰信号。如下图中较大的尖峰信号。这些信号还包括插头座上的信号针之间的串扰信号以及电缆中信号之间的串扰。决定因素TR与TF值、线宽、线间距、(基材)介质的厚度、介质的介电常数、平行线长、重叠线长、插头座信号针地针比、电缆信号线地线比。1126反射噪声如果IC之间的互联线比较长(复杂系统往往是这样),线的阻抗特性又不均匀,或者终端没有匹配,会引起反射,如果始端也不匹配,则会来回反射而造成振铃。如下图所示决定因素特性阻抗、匹配方式、失配大小;终端反射系数、始端反射系数、线长。1127边沿畸变9

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