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RS系列编译码器的设计与FPGA实现.doc

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RS系列编译码器的设计与FPGA实现.doc

RS系列编译码器的设计与FPGA实现摘要本文介绍了RS(255,223)编译码器的实现,其中RS编码器的设计中,利用有限域常数乘法器的特性对编码电路进行优化,将所有的乘法器转化为加法器。RS译码器采用欧几里德算法,同时考虑到并行结构所需的硬件资源较多,译码器均采用串行结构实现。这些技术的采用大大提高了RS编译码器的效率,在保证速度的同时最大限度地减少了资源占用。关键词RS码;卷积码;欧几里德算法;FPGA1引言RS码是一种有很强纠错能力的多进制BCH码,也是一类典型的代数几何码。它首先由里德(Reed)和索洛蒙(Solomon)应用MS多项式于1960年构造出来的。它不但可以纠正随机差错,而且对突发错误的纠错能力也很强,因此广泛用于差错控制系统中,以提高数据传输的可靠性。如今,RS(255,223)已被美国航天局和欧洲空间站在太空卫星通信的级联码系统中作为标准的外码以采用。2RS(255,223)编码器设计2.1RS(255,223)编码原理RS(n,k)码是一种非二进制的BCH码,工程上的RS纠错编码方式为RS(255,223),该码的基本特性如下:lt;t,则σγ+1=σγ+2=…=σt=0。(2)rn-1正要从缓冲存储器读出之前,t个乘法器由移位脉冲控制乘法运算,且σ1α,σ2α2,…,σtαt存在σ寄存器中,并送入A中进行运算和检验。若等于-1,则A输出一个信号,控制门打开,把错误值Yn-1与缓存器输出的rn-1相减,得到rn-1-Yn-1=cn-1。(3)rn-1译完后,再进行一次相乘,此时σ1α2,σ2(α2)2,…,σt(αt)2存在σ寄存器中,并在A中进行相加运算和检验,对rn-2进行纠错。(4)其余码元同(2)一样纠错。图5多项式除法器流程图图6多项式乘法器流程图图7Chien搜索电路(并行)以上的计算是并行计算的,我们在处理中,为了节省硬件资源而采用串行计算,需要把每次迭代的数储存起来,在这里使用了一个片内RAM,实时更新里面的内容,同时RAM的数据地址表示移位次数。当σ1~σ16都移位完成之后,输出RAM数据为0的数据地址即移位次数表示错误位置。改进的串行计算部分电路图如图8所示。图8Chien搜索部分电路3.5.4福尼算法计算错误值的实现福尼算法计算错误值可以采用与钱搜索类似的电路实现。同样,在计算错误值多项式时,我们也采用串行计算,刷新片内

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