欢迎来到人人文库网! | 帮助中心 人人文库renrendoc.com美如初恋!
人人文库网
首页 人人文库网 > 资源分类 > PDF文档下载

基于FPGA的数字钟设计.pdf

  • 资源大小:165.02KB        全文页数:2页
  • 资源格式: PDF        下载权限:游客/注册会员/VIP会员    下载费用:5
游客快捷下载 游客一键下载
会员登录下载
下载资源需要5

邮箱/手机号:
您支付成功后,系统会自动为您创建此邮箱/手机号的账号,密码跟您输入的邮箱/手机号一致,以方便您下次登录下载和查看订单。注:支付完成后需要自己下载文件,并不会自动发送文件哦!

支付方式: 微信支付    支付宝   
验证码:   换一换

友情提示
2、本站资源不支持迅雷下载,请使用浏览器直接下载(不支持QQ浏览器)
3、本站资源下载后的文档和图纸-无水印,预览文档经过压缩,下载后原文更清晰   

基于FPGA的数字钟设计.pdf

基于FPGA的数字钟设计崔刚,陈文楷北京工业大学电子信息与控制工程学院北京100022摘要介绍了利用VHDL硬件描述语言结合FPGA可编程器件进行数字钟的设计,并通过数码管驱动电路动态显示计时结果。通过本例可以为其他电路的设计提供一定的借鉴作用。关键词VHDL;数字钟;设计;FPGA中图分类号TP312文献标识码B文章编号1004373X20042210202DESIGNOFDIGITALCLOCKBASEDONFPGACUIGANG,CHENWENKAICOLLEGEOFELECTRICALINFORMATIONANDCONTROLENGINEERING,BEIJINGUNIVERSITYOFTECHNOLOGY,BEIJING,100022,CHINAABSTRACTTHEPAPERINTRODUCESTHEDESIGNOFDIGITALCLOCKBASEDONFPGAANDVHDL,THETIMEOFCLOCKCANBEDISPLAYEDWITHTHEDIGITALDRIVINGCIRCUIT1THISEXAMPLECANPROVIDEREFERENCEFORTHEDESIGNSOFOTHERCIRCUITS1KEYWORDSVHDL;DIGITALCLOCK;DESIGN;FPGA收稿日期20040712利用硬件描述语言结合PLD器件可以极大地方便数字集成电路设计,本文介绍如何利用VHDL硬件描述语言结合FPGA器件设计一个具有基本计时和调整时间功能的数字钟,为其他电路的设计提供一定借鉴作用。1设计原理数字钟电路的基本结构如图1所示由两个60进制计数器和一个24进制计数器组成,分别对秒、分、小时进行计时,当计时到23时59分59秒时,再来一个计数脉冲,则计数器清零,重新开始计时。图1数字钟电路原理框图秒计数器的计数时钟SEC为1HZ的标准信号,可以由晶振产生的4MHZ信号通过分频得到。当数字钟处于计时状态时,秒计数器的进位输出信号CYM作为分钟计数器的计数信号,分钟计数器的进位输出信号CYM又作为小时计数器的计数信号。时、分、秒的计时结果通过6个数码管来动态显示。数字钟除了能够正常计时外,还应能够对时间进行调整。因此,通过模式选择信号MODE控制数字钟的工作状态,即控制数字钟分别工作于正常计时、调整秒、分、时4个状态。当数字钟工作于计时状态时,3个计数器的使能控制信号ENS,ENM,ENH均有效,即允许计数,且秒、分、时计数器的计数时钟信号分别为SEC,CYS,CYM;当数字钟处于调整时间状态时,被调整的时间数字会产生闪烁,表示处于被调整状态,其余的时间数字不受调整影响,调整信号KADJ使相应的计数器的使能信号有效,且调整计数时钟为SEC,使被调整时间数字按1S的速率递增。这样,可分别调整秒、分、时。2电路设计整个电路主要由以下几个模块组成1生成1HZ时钟信号模块秒计数器的计数时钟SEC为1HZ的信号,而晶振产生的时钟信号为4MHZ,因此需要对4MHZ信号进行分频以得到1HZ时钟信号。224进制计数器和60进制计数器24进制计数器和60进制计数器受使能控制信号EN控制是否允许计数,计数结果为BCD码形式。通过调用这两个元件可以实现计时。3工作状态控制模块模式选择信号MODE控制数字钟的工作状态,即控制数字钟分别工作于正常计时SMODE00、调整秒201制造与设计崔刚等基于FPGA的数字钟设计SMODE00、调整分SMODE00、调整时SMODE004个状态。4计时模块数字钟的计时通过计数器元件的调用实现。计数器相应的使能控制信号及计数时钟信号由数字钟工作状态及调整信号决定。计数结果分别存储在信号对象TMSA,TMSB,TMMA,TMMB,TMHA,TMHB中,分别对应于秒、分、时的个位数和十位数。具体的实现代码为U1MCOUNT60PORTMAPENS,SEC,TMSA,TMSB,CYS;U2MCOUNT60PORTMAPENM,MIN,TMMA,TMMB,CYM;U3MCOUNT24PORTMAPENH,HOU,TMHA,TMHB;5生成扫描信号模块为了能够动态显示计时结果,必须生成一个位选扫描信号SEL。本例中通过一个6B的循环移位寄存器实现,移位脉冲CP的频率大于246HZ因眼睛的视觉暂留频率约24HZ,寄存器的初始值为SEL000001。在这个模块中同时生成一个占空比为50的频率约1HZ的时钟信号GLITTER,用于调整时间时控制被调整时间数字的闪烁,控制闪烁效果约每秒一次。6选择显示数据及译码模块扫描信号决定某一时刻哪一个数码管被点亮,扫描信号也是显示时间数据的选择信号。由于时间数据为BCD码形式,须译成七段显示码。7结果显示模块信号TIMING代表时钟处于计时状态。时钟处于调整时间状态时,信号MATCH′1′代表目前要显示的数字是为被调整的时间数字,SELOUT为扫描信号输出。输出显示用FORGENERATE语句实现,将扫描到的某个要显示的数码管作输出显示处理SEGIANDTIMING′1′表达式成立时,表示正常计时模式SMODE00下点亮该数码管;SEGIANDGLITTER′1′表达式成立时,该数码管被点亮且闪烁,表示正在调整该数字;SEGIANDNOTMATCH表达式成立时,该数码管被点亮,表示时钟处于调整模式但不是在调整该数字。具体的显示代码为LED_DISPLAYBLOCKBEGINTIMING′1′WHENSMODE0ELSE′0′;MATCH′1′WHENSEL1ORSEL2ANDSMODE01ELSE′1′WHENSEL4ORSEL8ANDSMODE10ELSE′1′WHENSEL16ORSEL32ANDSMODE11ELSE′0′;SELOUTSEL;GENFORIIN0TO6GENERATE显示模块SEGOUTISEGIANDTIMINGORGLITTERORNOTMATCH;ENDGENERATE;ENDBLOCK;图2数字钟顶层框图3电路测试为验证设计的电路,最后将程序下载到PLD器件中进行硬件测试。下载的目标器件选用ALTERA公司的FLEX10K系列EPF10K10LC84型号,采用MAXPLUS˚系统进行电路综合及程序下载。器件管脚设定后,将程序再编译一次,最终生成可以下载的目标文件。将器件设定的相应管脚和数码管驱动电路进行连接,最后将目标文件下载到器件当中,则数码管显示计时结果。通过测试,计时结果正确,并且通过控制信号可以实现时间的调整。4结语通过上述数字钟的设计可以看出,采用硬件描述语言和PLD器件相结合进行数字集成电路的设计简单方便,EDA技术的发展在一定程度上实现了硬件设计的软件化。参考文献\1\阎石1数字电子技术基础M1北京高等教育出版社,20001\2\卢毅,赖杰1VHDL与数字电路设计M1北京科学出版社,20021上接第101页3结语本设计中,主高压电源采用零电压谐振全桥变换器,工作在调频方式。功率场效应管在零电压条件下开关,减少了开关损耗,提高了效率;合理地利用了功率场效应管的输出电容和变压器的漏感,使其成为谐振回路的一部分;电源的体积小,重量轻;响应速度快,在输入和负载急剧变化时,输出电压稳定度好;精度高,易于实现低纹波电压。目前,该行波管工作电源已设计完成,经检验,其各项指标符合要求。参考文献\1\张占松,蔡宣三1开关电源的原理与设计M1北京电子工业出版社,19991\2\刘胜利1现代高频开关电源实用技术M1北京电子工业出版社,20011\3\张军1行波管的工作电源J1舰船电子对抗,1999,618191301现代电子技术2004年第22期总第189期集成电路

注意事项

本文(基于FPGA的数字钟设计.pdf)为本站会员(baixue100)主动上传,人人文库网仅提供信息存储空间,仅对用户上传内容的表现方式做保护处理,对上载内容本身不做任何修改或编辑。 若此文所含内容侵犯了您的版权或隐私,请立即通知人人文库网(发送邮件至[email protected]或直接QQ联系客服),我们立即给予删除!

温馨提示:如果因为网速或其他原因下载失败请重新下载,重复下载不扣分。

关于我们 - 网站声明 - 网站地图 - 资源地图 - 友情链接 - 网站客服客服 - 联系我们

网站客服QQ:2846424093    人人文库上传用户QQ群:460291265   

[email protected] 2016-2018  renrendoc.com 网站版权所有   南天在线技术支持

经营许可证编号:苏ICP备12009002号-5