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基于FPGA的数字钟设计.pdf

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基于FPGA的数字钟设计.pdf

基于FPGA的数字钟设计崔刚,陈文楷(北京工业大学电子信息与控制工程学院北京100022)摘要:介绍了利用VHDL硬件描述语言结合FPGA可编程器件进行数字钟的设计,并通过数码管驱动电路动态显示计时结果。通过本例可以为其他电路的设计提供一定的借鉴作用。关键词:VHDL;数字钟;设计;FPGA中图分类号:TP312文献标识码:B文章编号:1004373X(2004)2210202DesignofDigitalClockBasedonFPGACUIGang,CHENWenkai(CollegeofElectricalInformationandControlEngineering,BeijingUniversityofTechnology,Beijing,100022,China)Abstract:ThepaperintroducesthedesignofdigitalclockbasedonFPGAandVHDL,thetimeofclockcanbedisplayedwiththedigitaldrivingcircuit1Thisexamplecanprovidereferenceforthedesignsofothercircuits1Keywords:VHDL;digitalclock;design;FPGA收稿日期:20040712利用硬件描述语言结合PLD器件可以极大地方便数字集成电路设计,本文介绍如何利用VHDL硬件描述语言结合FPGA器件设计一个具有基本计时和调整时间功能的数字钟,为其他电路的设计提供一定借鉴作用。1设计原理数字钟电路的基本结构(如图1所示)由两个60进制计数器和一个24进制计数器组成,分别对秒、分、小时进行计时,当计时到23时59分59秒时,再来一个计数脉冲,则计数器清零,重新开始计时。图1数字钟电路原理框图秒计数器的计数时钟SEC为1Hz的标准信号,可以由晶振产生的4MHz信号通过分频得到。当数字钟处于计时状态时,秒计数器的进位输出信号CYM作为分钟计数器的计数信号,分钟计数器的进位输出信号CYM又作为小时计数器的计数信号。时、分、秒的计时结果通过6个数码管来动态显示。数字钟除了能够正常计时外,还应能够对时间进行调整。因此,通过模式选择信号MODE控制数字钟的工作状态,即控制数字钟分别工作于正常计时、调整秒、分、时4个状态。当数字钟

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