基于VHDL的空调控制器设计

数字系统设计与硬件描述语言期末考试作业题目： 空调控制器的设计 学院： 电子信息工程学院 专业： 物联网工程 学号： 3014204328 姓名： 刘涵凯 2016-12-141一、 选题设计描述1. 功能介绍设计内容为空调控制器，可实现空调的开关、模式切换、温度控制、风速控制、定时设置。模式默认为制冷，可切换为制热、除湿。温度默认为 26 度，可按“温度+” 、 “温度-”调节，每次调节 1 度，最高 30 度，最低 16 度。风速默认为中挡，可按“风速+” 、 “风速-”切换为低挡、高挡、睡眠模式。睡眠模式中，在低挡与停止间循环。定时设置默认关闭，开启时默认 30 分钟，可按“定时+” 、 “定时-”调节，每次调节 30 分钟，最高 24 小时，最低 30 分钟。定时倒计时结束时，关闭空调。定时开启时，可按“取消定时”关闭定时。空调控制器模拟界面如下：22. 算法简介1）空调控制器其输入与输出在主程序 kt 中已标明，在此不做介绍。2）单脉冲模块这是非常重要以及核心的模块。3当 a 产生一个上升沿时，输出一个单脉冲，脉冲将持续到经过一个 clk 上升沿后的clk 下降沿。3）开关模块a 连接空调的开关， b 连接开关控制模块的输出，c 为空调各工作模块的开关信号，d 连接数码管显示开关状况。当定时时间结束，b 输入一个单脉冲，空调关闭。4）开关控制模块此模块的作用是保证开关模块能够正常工作。开关打开时，a 输入一个单脉冲，重置 c。b 连接定时模块，当定时结束， b 输入一个单脉冲，使 c 输出 1，使开关模块输出 05）温度模块a 连接开关模块， b 为温度 +1，c 为温度-1，输出为温度的十位和个位。46）风速模块a 连接开关模块， b 为风速 +1，c 为风速-1。di，zhong，gao 为抵挡、中挡、高挡的状态（无睡眠模式，因为睡眠模式是抵挡-停止模式） 。其他连接数码管，显示睡眠模式、抵挡、中挡、高挡的状态。7）模式模块b 连接开关模块，c 为切换模式，输出类似于模式模块。8）定时模块5a 连接开关模块， b 为定时模块开启， c 为取消定时， up、down 为定时时间+、-。clk1 为空调时钟，clk2 为模拟的倒计时时钟（周期 1 分钟） 。clk2 周期远大于 clk1。当时间倒计时结束时，sw1 输出 1，使开关控制模块控制开关关闭。其他输出连接倒计时模块。9）倒计时模块a 连接开关模块， clk 连接定时模块的 clk2，输入时间发生变化时，重新倒计时。倒计时结束时，finish 输出 1，使定时模块的 sw1 输出 1。10）数码管模块6a 连接开关模块，此为 7 段译码器。11）计数器模块此为六位计数器。a 连接睡眠模式开关， rst 为睡眠模式打开时的重置信号，每 6次输出一次 1。二、 程序源代码及说明1）空调控制器LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL ;ENTITY kt ISPORT(switchin,modeset,fanup,fandown,tempup,tempdown,timerop,timercancel,timerup,timerdown,clk1,clk2: IN STD_LOGIC; -电源开关、模式切换、风速+ 、风速-、温度 +、温度-、定时、取消定时、定时+、定时-、时钟信号、倒计时时钟信号cools,heats,drys,dis,zhongs,gaos: OUT STD_LOGIC; -通向空调内部的制冷、制热、除湿、抵挡、中挡、高挡状态输出switchstate,tempd,temps,coolstate,heatstate,drystate,distate,zhongstate,gaostate,sleepstate,hdstate,hsstate,tdstate,tsstate: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); -由数码管显示的开关、温度、制冷、制热、除湿、抵挡、中挡、高挡、睡眠状态和倒计时剩余时间END ENTITY kt;ARCHITECTURE behave OF kt ISCOMPONENT switch -开关模块PORT(a,b,clk: IN STD_LOGIC; -b 受定时模块的控制，时间减为 0 时，关闭开关c: OUT STD_LOGIC;d: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -输送给数码管END COMPONENT switch; COMPONENT control -开关控制模块7PORT(a,b,clk: IN STD_LOGIC; c: OUT STD_LOGIC); END COMPONENT control; COMPONENT fan -风速模块 PORT(a,b,c,clk: IN STD_LOGIC; di,zhong,gao: OUT STD_LOGIC; -由于 high 和 low 是敏感词汇，所以此处用拼音，可以看到此处没有睡眠模式，是因为睡眠模式其实是抵挡-停止模式ssleep,sdi,szhong,sgao: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -不同于发给空调内部的信号，睡眠模式的状态应显示在外END COMPONENT fan; COMPONENT BCD7 -数码管模块 PORT(a: IN STD_LOGIC;b: IN STD_LOGIC_VECTOR(3 DOWNTO 0); q : OUT STD_LOGIC_VECTOR(0 TO 6) ); END COMPONENT BCD7; COMPONENT pulse -单脉冲模块PORT(a,clk: IN STD_LOGIC;b: OUT STD_LOGIC);END COMPONENT pulse; COMPONENT temp -温度模块 PORT(a,b,c,clk: IN STD_LOGIC; -a 控制开关，b 提高 1 度，c 降低 1度temp1,temp2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END COMPONENT temp; COMPONENT timer -定时模块 PORT(a,b,c,up,down,clk1,clk2: IN STD_LOGIC; sw1: OUT STD_LOGIC; -总开关关闭信号oh1,oh2,ot1,ot2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -输送给数码管显示剩余时间END COMPONENT timer; COMPONENT mode PORT(b,c,clk: IN STD_LOGIC; cool,heat,dry: OUT STD_LOGIC;cool1,heat1,dry1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END COMPONENT mode;SIGNAL swa,swb,swc:STD_LOGIC;SIGNAL sigBCD7_1,sigBCD7_2,sigBCD7_3,sigBCD7_4,sigBCD7_5,sigBCD7_6,sigBCD7_7,sigBCD7_8,sigBCD7_9,sigBCD7_10,sigBCD7_11,sigBCD7_12,sigBCD7_13,sigBCD7_14:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN8U1: switch PORT MAP(a=switchin,b=swb,c=swa,clk=clk1,d=sigBCD7_1); U2: control PORT MAP(a=switchin,b=swc,clk=clk1,c=swb);U3: fan PORT MAP(a=swa,b=fanup,c=fandown,clk=clk1,di=dis,zhong=zhongs,gao=gaos,ssleep=sigBCD7_2,sdi=sigBCD7_3,szhong=sigBCD7_4,sgao=sigBCD7_5); U4: temp PORT MAP(a=swa,b=tempup,c=tempdown,clk=clk1,temp1=sigBCD7_6,temp2=sigBCD7_7); U5: timer PORT MAP(a=swa,clk1=clk1,clk2=clk2,b=timerop,c=timercancel,up=timerup,down=timerdown,sw1=swc,oh1=sigBCD7_8,oh2=sigBCD7_9,ot1=sigBCD7_10,ot2=sigBCD7_11); U6: mode PORT MAP(b=swa,c=modeset,clk=clk1,cool=cools,heat=heats,dry=drys,cool1=sigBCD7_12,heat1=sigBCD7_13,dry1=sigBCD7_14); U7: BCD7 PORT MAP(a=swa,b=sigBCD7_1,q=switchstate); U8: BCD7 PORT MAP(a=swa,b=sigBCD7_2,q=sleepstate); U9: BCD7 PORT MAP(a=swa,b=sigBCD7_3,q=distate); U10: BCD7 PORT MAP(a=swa,b=sigBCD7_4,q=zhongstate); U11: BCD7 PORT MAP(a=swa,b=sigBCD7_5,q=gaostate);U12: BCD7 PORT MAP(a=swa,b=sigBCD7_6,q=tempd); U13: BCD7 PORT MAP(a=swa,b=sigBCD7_7,q=temps); U14: BCD7 PORT MAP(a=swa,b=sigBCD7_8,q=hdstate); U15: BCD7 PORT MAP(a=swa,b=sigBCD7_9,q=hsstate); U16: BCD7 PORT MAP(a=swa,b=sigBCD7_10,q=tdstate);U17: BCD7 PORT MAP(a=swa,b=sigBCD7_11,q=tsstate); U18: BCD7 PORT MAP(a=swa,b=sigBCD7_12,q=coolstate); U19: BCD7 PORT MAP(a=swa,b=sigBCD7_13,q=heatstate); U20: BCD7 PORT MAP(a=swa,b=sigBCD7_14,q=drystate); PROCESS(clk1)BEGINEND PROCESS;END ARCHITECTURE behave;2）单脉冲模块LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL ;ENTITY pulse IS -单脉冲模块PORT(a,clk: IN STD_LOGIC;b: OUT STD_LOGIC);END ENTITY pulse;9ARCHITECTURE behave OF pulse ISSIGNAL d:STD_LOGIC:=0;SIGNAL f:STD_LOGIC:=0;SIGNAL g:STD_LOGIC:=0; -确保经过第一个 clk 上升沿时输出 1SIGNAL h:STD_LOGIC:=0; -同上BEGINPROCESS(a,clk) BEGINIF(clkEVENT AND clk=1)THENIF(f=1)THENg=1;ELSE g=0;END IF;END IF;END PROCESS;PROCESS(a,clk) BEGI