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FPGA培训 * 1全国大学生电子设计竞赛 -FPGA培训 第一讲内容 n 可编程逻辑器件概述 n ispXP2芯片介绍 n FPGA与 CPLD的比较 n Vrilog HDL编程语言 n 编程实例 n ispLEVER7.0开发环境 n 作业：数字时钟 Date 2-FPGA培训 可编程逻辑器件概述 PLD的发展历程： Date 3-FPGA培训 PLD的分类 按集成度分类 : Date 4-FPGA培训 按结构分类 乘积项结构：大部分简单 PLD和 CPLD 查找表结构：大多数 FPGA 按编程工艺分类 熔丝 (Fuse)型 反熔丝 (Anti-fuse)型 EPROM型，紫外线擦除电可编程逻辑器件 EEPROM型 SRAM型：大部分 FPGA器件采用此种编程工艺 Flash型 Date 5-FPGA培训 简单 PLD器件被取代的原因 n 阵列规模小，资源不够用于设计数字系 统 n 片内寄存器资源不足，难以构成丰富的 时序电路 n I/O不够灵活 n 编程不便，需专用的编程工具 Date 6-FPGA培训 FPGA/CPLD被广泛采用的原因 n 规模越来越大，单片逻辑门数已愈千万。 n 开发过程投资小。 FPGA/CPLD芯片在出厂前都经过了严格的 测试，而且设计灵活，发现错误可直接更改设计，减少了 投片风险。 n 用 FPGA/CPLD试制功能样机，能以最快速度占领市场。有些 领域，标准协议发展太快，设计 ASIC根不上技术更新速度 ，只能依靠 FPGA/CPLD完成系统研制与开发。 n FPGA/CPLD开发工具智能化，功能强大。 n 新型 FPGA内嵌 CPU或 DSP内核，支持软硬件协同设计，可作 为 SOPC硬件平台。 Date 7-FPGA培训 Date 8-FPGA培训 XP2基本结构 JTAG n T 2 = B n T 3 = A n C o u t = T 1 | T 2 | T 3; n e n d n T 1赋值首先发生，计算 T 1；接着执行第二条语句， T 2被赋值； 然后执行第三条语句， T 3被赋值；依此类推。 n executed in the order they are specified in a sequential block Date 25-FPGA培训 非阻塞性过程赋值： n 非阻塞性过程赋值使用赋值符号 “ =”。例如： n b e g i n n L o a d = 32; n R e g A = L o a d; n R e g B = S t o r e; n e n d n allow scheduling of assignments without blocking execution of the statements that follow in a sequential block . n Recommended: Use Nonblocking assignments for clocked processes when writing synthesizable code. Date 26-FPGA培训 Always 语句： Date 27-FPGA培训 Always 语句： Date 28-FPGA培训 If-Else Statements Date 29-FPGA培训 Case Statement Date 30-FPGA培训 Clocked Process nNonblocking assignments (=) are used for clocked processes Date 31-FPGA培训 Function Date 32-FPGA培训 Function- Multiplier Date 33-FPGA培训 ispLEVER设计流程图 Date 34-FPGA培训 System Stimulation Date 35-FPGA培训 实例： Date 36-FPGA培训 Design Block module counter( clk,clr,f,d,q ); input clk; input clr; input 1:0f; input 7:0d; output 7:0q; wire clk; wire clr; wire 1:0f; wire 7:0d; reg 7:0q; always(posedge clk or posedge clr) begin if(clr) q=8h00; else case(f) 2b00: q=d; /loads the counter 2b01: q=q+1; /counts up 2b10: q=q-1; /counts down 2b11: q=q; endcase end endmodule Date 37-FPGA培训 Stimulus Block timescale 100ps/1ps module tb; /input reg clk; reg clr; reg 1:0f; reg 7:0d; /output wire 7:0q; counter tb ( .clk(clk), .clr(clr), .f(f), .d(d), .q(q) ); initial begin clk = 0; forever #1 clk = clk; end initial begin clr = 1; d = 8h00; f = 2b00; #10 f = 2b10; #10 f = 2b01; #10 clr = 0; #512 f = 2b11; #10 f = 2b10; #512 f = 2b11; end endmodule Date 38-FPGA培训 数字时钟 n 自制版上按钮按下、蜂鸣器鸣叫。 n 四个数码管初始数值显示 “ 0、 0、 0、 0” 。 n 设定自制版从左至右，数码管名称 4、 3、 2、 1。 n 数码管 1、 2显示分钟，数值显示 “ 0”“60” ； n 数码管 3、 4显示小时，数值显示 “ 0”“24” ； n 数码管 3上的点表示秒闪； n 设定其中一个按钮为 k1,按下分钟当前显示值加一。 n 设定另外一个按钮为 k2,按下小时当前显示值加一。 Date 39-FPGA培训 Top图： 详见参考程序 Date 40-FPGA培训 Date 41-FPGA培训 参考资料目录： Verilog编程规范 .pdf Verilog HDL硬件描述语言 .pdf ispLEVER使用指南 (FPGA部分 ).pdf ISPMACRO.PDF XP2管脚定义 .