工艺流程-cmos制造工艺及流程教材(ppt 73页)

1 Main content 0.6um single Poly double metal process flow introduce; Open discussion. . 2 Part 1:0.6um process flow introduce ( 一， 衬底材料的准备 ( 二，阱的形成 ( 三，隔离技术 ( 四，栅的完成 ( 五，源漏的制备 ( 六，孔 ( 七，金属 1布线 ( 八，平坦化工艺 ( 九， VIA及金属 2 ( 十，钝化工艺 3 一，衬底材料的准备（ 1） 1，根据设备选择硅片规格：直径 6英寸（ 150mm） ,厚度为 675 20um。 2，根据具体工艺选择硅片的掺杂类型和电阻 率： N型（电阻率 4-7.cm ）、 P 型（电阻 率 15-25 .cm ）。 3，从电路和器件考虑是否选用外延片和双面 抛光片。 4 衬底材料的准备（ 2） - 硅片的晶向： MOS器件只选 ，该 晶向 Si界面态密度最小，载流子具有 较高的迁移率。 -晶向界面态密度最高，张力最大 。 5 二，阱的形成（用途） P 阱（ Well or called Tub）的形成 . - 阱的作用是在一种掺杂类型的衬底上（ N或 P）可以制作两种器件 (CMOS)。 - 根据原始衬底和阱的类型， CMOS工艺可以 分为： P-well工艺、 N-well工艺和 Twin-well 工艺。 - 评价阱的关键参数有：阱的结深（ Xj）和阱 电阻（ Rs） . 6 阱的形成 （原理图） 7 阱的形成 （工艺流程） 8 First Oxide Si(P) SiO2 1700 A 阱的形成 （流程图 CROSS SECTION） 9 N-Well AND P-WELL IMP Si(P) SiO2 阱的形成 （流程图 CROSS SECTION） 10 阱的形成 （流程图 CROSS SECTION） Well Driving in Si(P) P-Well SiO2 N-Well 11 阱的形成 （流程图 CROSS SECTION） N-Well Si(P) P-Well .Oxide Strip 12 阱的形成 （ 闩锁效应） 阱一般是通过离子注入和推阱过程形成的，通 常推阱的时间较长且温度很高（ 1000 ） 。 闩锁效应是 CMOS工艺中固有的问题，影响闩 锁效应的主要参数是阱和衬底的电阻 Rwell 和 Rsub以及寄生晶体管的电流增益 npn和 pnp。通过降低 Rwell和 Rsub，使 npn*pnp 小于 1，从而避免闩锁效应。 13 三，隔离技术（用途） P隔离技术 ( Isolation). - 在 MOS集成电路中，所有的器件都制作在同一 个硅衬底上，它们之间的隔离非常重要，如果 器件之间的隔离不完全，晶体管之间的泄露电 流会引起直流功耗增加和晶体管之间的相互干 扰，甚至有可能导致器件逻辑功能的改变。常 见的有 PN结、 LOCOS、 PBLOCOS、凹槽等隔 离技术 . 14 隔离技术 (LOCOS 原理） - CMOS工艺最常用的隔离技术就是 LOCOS（硅的 选择氧化）工艺，它以氮化硅为掩膜实现了硅的 选择氧化，在这种工艺中，除了形成有源晶体管 的区域以外，在其它所有重掺杂硅区上均生长一 层厚的氧化层，称为隔离或场氧化层。 - 常规的 LOCOS工艺由于有源区方向的场氧侵蚀（ SiN边缘形成类似鸟嘴的结构，称为 “鸟 嘴 ”bird break)和场注入的横向扩散，使 LOCOS工艺受到 很大的限制。 15 隔离技术 (LOCOS 图） 16 隔离技术 (LOCOS 工艺流程） 17 隔离技术 (改善 LOCOS B.B方法） 右图为部分在线使 用的 LOCOS工艺 。 在线降低 B.B方法 有： 1，降低场氧厚度； 2，增加 SIN厚度， 降低 PAD OXIDE 厚度； 3，场氧后增加回刻 。 18 隔离技术 (关于场注入） 在 LOCOS隔离工艺中，以连接晶体管的金属或多 晶硅连线做为栅，以栅两测的 N+扩散区做为源 漏将形成一个寄生的场管，为了避免该寄生 MOSFET开启引起的泄露电流等问题， 很多时 候工艺中会通过场注入（ channel stop implant) 来提高场寄生管的开启 ,但是如果场注入剂量太 大，则 会降低源 /漏对衬底的单结击穿电压，增 加 S/D的结电容，降低 MOSFET的传输速度。 19 隔离技术 (流程图 CROSS SECTION） Pad Oxide and Deposit Nitride N-Well Si(P) SiO2 Si3N4 P-Well 20 隔离技术 (流程图 CROSS SECTION） SDG Etch and N-field Imp Si(P) N-Well SiO2 Si3N4 P-Well 21 隔离技术 (流程图 CROSS SECTION） Field Oxidation N-Well SiO2 Si(P) Si3N4 P-Well 22 隔离技术 (流程图 CROSS SECTION） Si3N4 Strip N-Well SiO2 Si(P) P-Well 23 四，栅的完成 - 栅工艺段是整个工艺的关键之一 . - 栅氧化层的质量影响 Vt（固定电荷，可动电荷 ）， Bv（缺陷），栅控能力 gm，器件老化，亚 阈值电流等。 - 栅氧化、多晶淀积以及多晶掺杂在工艺上要 求 连续完成。这几个步骤间的时间间隔被明确定 义，一般栅氧和多晶淀积的时间间隔不大于 4小 时，称为 Critical Time。 24 栅的完成 （ Sca-oxide) 为了消除 SiN应力和场氧工艺中 SiN对有 源区表面的影响，改善表面状态，在做 栅氧之前，牺牲氧化是必须的。 25 栅的完成 (预栅氧与 Vt调整 ） - 在 VLSI器件中，沟道区的注入一般不止一次 ，通常需要两次，其中一次用于调整阈值电 压，另一次用于抑制穿通效应，抑制穿通效 应的注入通常是高能量，高剂量的，注入峰 值较深（延伸至源 -漏耗尽区的附近）；而调 阈值注入一般能量较低，注入峰值位于表面 附近。调阈值注入 一般为 1次普注，有时候 根据设计的需要会增加 1次 P沟选择性注入。 在沟注前常常生长一层预栅氧做 为表面注入 保护层。 26 栅的完成 (工艺流程） 27 栅的完成 (流程图 CROSS SECTION） Sca-oxide and Strip N-Well SiO2 Si(P) P-Well 28 栅的完成 (流程图 CROSS SECTION） Gate Oxide N-Well SiO2 Si(P) P-Well 29 栅的完成 (流程图 CROSS SECTION） Polysilicon Deposition Poly N-Well SiO2 Si(P) P-Well 30 栅的完成 (流程图 CROSS SECTION） Poly Photo and Etch Poly N-Well SiO2 Si(P) P-Well 31 五，源漏的制备 通过注入形成硅栅器件的源漏两个端口。源、栅 、漏之间的 对准不受其他的因素影响而自对准 形成。这是硅栅工艺区别于 AL栅工艺的特点之 一。 漏端附近沟道区中的高电场是引起短沟器件热载 流子效应的主要原因，为了减小沟道电场， VLSI中的 N沟器件几乎全部采用渐变漏掺杂结构 ，一般由两次杂质注入形成，最常用的两种渐 变结构是双扩散漏（ DDD）和轻扩散漏（ LDD ）结构。主要为了减小热载流子效应。 32 P-衬底 N+N+ POLY栅 N-N- 图三：轻掺杂漏结构 N+N+ POLY栅 P-衬底 图一：传统的漏结构 N- N+N+ POLY栅 N- P-衬底 图二：双扩散漏结构 源漏的制备 （ 不同结构的截面图） 33 源漏的制备 DDD结构是通过向源漏区注磷，砷形成的 ，首先注入磷，形成轻掺杂 N-区，然后 再注入砷形成重掺杂区，由于 P比 As轻， 扩散得较快，所以轻掺杂的 N-区将 N+包 围了起来 。 LDD结构是通过低能注入 P或 As形成轻掺 杂 N-区，并在多晶硅侧面形成氧化物侧 墙，然后利用侧墙作为掩膜注入 As形成 N+区。 34 源漏的制备 (工艺流程） 35 SiO2 源漏的制备 (流程图 CROSS SECTION） PLDD NLDD and PLDD IMPL Poly N-Well Si(P) P-Well NLDD 36 源漏的制备 (流程图 CROSS SECTION） LPTEOS Deposition LPTEOS N-Well SiO2 Si(P) P-Well NLDD PLDD Poly 37 源漏的制备 (流程图 CROSS SECTION） Spacer etch Poly Spacer N-Well SiO2 Si(P) P-Well NLDD PLDD 38 源漏的制备 (流程图 CROSS SECTION） Poly NS/D and PS/D Spacer N-Well SiO2 Si(P) P-Well NS/D PS/D 39 六，孔的形成 - D1采用 TEOS+BPTEOS，其中未掺杂的 TEOS可以阻挡高温回流过程中 BPTEOS中的 杂质向 POLY及衬底中的扩散； BPTEOS中 B ， P含量要控制在 3-5%。掺 B可以降低回流 温度，掺 P可以减小膜的应力，具有抗潮， 吸钠等特性。 - 介质回流：一般温度在 800-900度，监控回 流角，高温使 BPTEOS流动，台阶平缓，同 时使 BPTEOS完全稳定，避免出现起球现象 ，便于 AL-1及后段工艺台阶覆盖。 40 孔的形成 （接触电阻） - VLSI中寄生电阻主要包括源漏扩散区的体电 阻，金属和源漏的接触电阻及源漏区的扩展 电阻，孔内两种物质接触的状况直接影响到 接触电阻的大小，在工艺控制中非常重要， 孔的尺寸及源漏区的浓度直接影响接触电阻 的大小，溅 AL前的清洗也非常重要。 - 影响 接触电阻大小的因素有：接触材料，杂 质浓度，孔的大小，合金退火等。 41 孔的形成 (工艺流程） 42 孔的形成 (流程图 CROSS SECTION） Poly Spacer N-Well SiO2 Si(P) P-Well NS/D PS/D Deposit D1 D1 43 孔的形成 (流程图 CROSS SECTION） 。 W1 Etch Poly Spacer N-Well SiO2 Si(P) P-Well NS/D PS/D D1 44 七，金属布线 （作用） 用作 IC的互连线 金属层的材料很多种： - ALSi； ALSiCu； Cu -当孔尺寸较小时如 0.6um以下 ，为 改善台阶 覆盖，热 AL工艺取代了传统的冷 AL工艺。 45 金属布线 （结构） 金属互连线结构为： Ti/TiN+AlSiCu+TiN 1， Ti/TiN Barrier层 溅射 Ti/TiN之后，通过 RTA 快速退火形成 TiSi/Ti/TiN结构，可以和 Si衬底 形成良好的欧姆接触，同时 TiN具有稳定的化 学和热力学特性，能够阻挡 AL， Cu的渗透， 防止 AL-Si互熔及 AL spiking现象。 2， AlSiCu 主要导电层 3， TiN 抗反射层 用于改善 AL光刻 46 金属布线 (工艺流程） 47 金属布线 (流程图 CROSS SECTION） Poly N-Well SiO2 Si(P) P-Well NS/D PS/D D1 TIN TIN 48 金属布线 (流程图 CROSS SECTION） AL N-Well SiO2 Si(P) P-Well NS/D PS/D Sputter AL+TiN TIN 49 金属布线 (流程图 CROSS SECTION） N-Well SiO2 Si(P) P-Well NS/D PS/D TIN AL etch 50 八，平坦化工艺 （作用） - 平坦化工艺降低场氧，多晶， AL1等引入的 台阶高度，让多层布线变得相对容易，从而 使得特超大规模 集成电路得以实现。 - 由于高温过程与 AL走线是无法兼容的，因此 AL后的介质层广泛用了 PECVD，可以在较低 的温度下（ 300 to 400 ）实现高质量的氧 化层。 51 平坦化工艺 （常用工艺） - 为改善台阶覆盖，保证多层布线的中间隔离 层质量，目前有很多种方法： Multistep process : dep/etch/dep etch process， 目前 0.6um工艺采用淀积 18KPETEOS，之后 ETCHBACK至 12.5K。 SOG（ spin-on glass):具有下述优点 1）工艺简单 ； 2）低缺陷密度； 3）高产出； 4）低成本 . CMP（ chemical mechanical polishing)，应用于介 质以及多层步线步骤 52 平坦化工艺 （ Multistep process ） -虽然 PETEOS有较好的台阶覆盖能力，但由于低 压下的 “阴影 ”效应，当 PETEOS在覆盖间距较小 的金属条时会在金属条之间出现空洞。在多层布 线结构中，该问题会更加严重。采用 dep/etch/dep/etch 工艺。 1， 淀积 TEOS5500A之后进行回刻（ Ar-Fillet）。 2，淀积 TEOS18000A之后进行回刻至 12000A。 53 平坦化工艺 (工艺流程） 54 平坦化工艺 (效果图） 55 九， VIA及 AL-2的形成 通孔的形成，主要通过通孔接触电阻来 评价。 反溅 +Al2溅射，溅射前增加反溅以改善 Al1， Al2之间的接触。 PCM测试中通过 M2 COMB结构监控 AL- 2残留及两层金属间的隔离情况；通过 M2 RATIO来监控 METAL台阶覆盖情况 。 56 VIA及 AL-2的形成 (工艺流程） 57 VIA及 AL-2的形成 (流程图 CROSS SECTION） Deposit D2 and Etchback D1 TIN AL D2 N-Well Si(P) NS/D PS/D P-Well 58 VIA及 AL-2的形成 (流程图 CROSS SECTION） VIA etch D1 TIN AL D2 N-Well Si(P) NS/D PS/D P-Well VIA 59 VIA及 AL-2的形成 (流程图 CROSS SECTION） A2 Dep and Eetch D1 TIN AL D2 N-Well Si(P) NS/D PS/D P-Well A2 60 十，钝化工艺 钝化层是器件的 “外衣 ”，因此其质量影响着 器件的可靠性。 没有针孔和裂纹等表面缺陷是对钝化层质量 的最基本要求。 常用的钝化层材料有 PSG、 TEOS、 SiN等， 目前上华工艺有 5500PETEOS/3000PESiN和 3000PETEOS/7000PESIN等结构。 61 钝化工艺 (工艺流程） 62 钝化工艺 （ CROSS SECTION） CAPS PETEOS TEOS PAD