大学生电子设计大赛论文——《简易数字信号传输性能分析仪》.docx

大学生电子设计大赛论文_简易数字信号传输性能分析仪2011年全国大学生电子设计竞赛 简易数字信号传输性能分析仪,E 题, 2011年9月3日 摘 要 本设计是一个简易数字信号传输性能分析仪。 实现数字信号传输性能的测试。经过对题目理解和分析，我们课题组决定采用模块设计。设计分为5个模块:电源电路模块、数字信号发生电路模块、低通滤波器模块、伪随机信号发生电路模块和数字信号分析电路模块。电源模块用于提供5V和12V的稳定电压;数字信号发生电路模块用于产生m序列信号V1;低通滤波器模块用于对信号的滤波;伪随机信号发生电路模块用于产生m序列的伪随机信号V3;数字信号发生电路模块 用于发挥部分对信号的分析。本设计思路清晰，易于实现，可对一个简单的数字信号进行分析。 关键词:数字信号 性能分析 模块设计 伪随机信号 低通滤波 Abstract This design is a simple digital signal transmission performance analyzer. Realize digital signal transmission performance test. After understanding and analysis of the group, we decided to adopt module design. The design is divided into five modules: power supply circuit module, digital signal circuit module, low pass filter modules, pseudo random signal generator module and digital signal analysis circuit module. The power modules used to provide a 5 V and 12 V voltage stability; Digital signal happen circuit module used to produce m series signal V1; Low pass filter modules used to signal the filtering; Pseudo random signal producing circuit module used to produce m sequence of pseudo random signal generator V3; Digital signal circuit module used to happen to play a part of the signal analysis. Keywords: Digital signal Performance analysis Module design Pseudo random signal Low pass filtering 目 录 一、系统方案比较与设计?2 1.1 系统方案论证与选择?2 1.2 系统流程图与电路图?3 二、单元模块电路?6 2.1 电源模块?6 2.1.1 电源模块方案与选择?6 2.1.2 电源模块电路图?7 2.2数字信号发生器模块?7 2.2.1数字信号发生器模块方案与选择 ?7 2.2.2数字信号发生器模块分析设计与计算 ?8 2.2.3数字信号发生器模块流程图与电路图?8 2.3低通滤波器模块?9 2.3.1低通滤波器模块方案与选择?9 2.3.2低通滤波器模块分析设计与计算?9 3 2.3.3低通滤波器模块电路图?9 2.4 伪随机信号发生模块?9 2.4.1伪随机信号发生模块方案与选择?9 4.2伪随机信号发生模块分析设计与计算?10 2.2.4.3伪随机信号发生模块电路图?10 2.5数字信号分析电路模块?11 2.5.1数字信号分析电路模块方案与选择?11 2.5.2数字信号分析电路模块分析设计与计算?11 2.5.3数字信号分析电路模块电路图?12 2(5(4眼图的显示方法?12 三、 系统测试?14 3.1测试方案?14 3.2 测试条件与仪器?14 3.3 测试结果及分析? 3.3.1测试结果(数据)? 3.3.2测试分析? 四、 结论? 五、 参考文献? 六、附件? 一 系统方案 1.1 系统方案论证与选择 方案一: 利用单片机实现数字信号发生器的功能，用C语言或汇编语言对其进行编程来完成电路的设计。然而，单片机处理速度较慢，不能产生较好的数字信号。 方案二: 利用现场可编程门阵列FPGA编程实现数字信号发生器的功能，用硬件描述语言(Verilog或VHLD)完成电路设计。FPGA具有运行速度快;管脚多，容易实现大规模系统的能力;有处理很复杂功能的能力等。可是FPGA编程复杂且运行速度没有硬件电路快。 方案三: 采用完全的硬件电路设计，晶振提供频率信号，经过CD4518分频，利用锁相环4046锁定频率，再次经74LS74分频，信号传送给移位寄存器74LS164产生数字信号，不需要编程就能够满足题目基本要求,实现方法简单。 综合考虑，虽然方案一和方案二都能基本满足，但产生的数字信号波形不够理想，方案三最为理想，实现起来最为简单。 1.2 系统流程图与电路图 系统流程图: 晶振(2M) 分频器4518 锁相器4046 分频器74LS74 4522 分频器4046 M序列发生器 5 曼彻斯特编 码器 开关 器 码器 开关 器 器 低通滤波器 器 V1-CLOCKKK M序列发生器 ? 器 数字信号 分析电路 示波器 图1为发送模块部分的流程图 单稳74LS04 74LS221 单稳低通TLC074 稳型LM311 74LS221 图2.1 7 图2.2 接收电路部分 图2.3 2 单元模块电路 2.1 电源模块 2.1.1电源模块方案与选择 方案一: 直接采用干电池或蓄电池供电。由于电池有内阻，并且随着电池的使用其输出电压降低而导致电压不稳定。 方案二: 采用7805三端稳压器，此电源为线性稳压电路，可整流出5V电源。 方案三: 采用LM317，LM337集成稳压电路，以LM317芯片和LM337芯片为核心，通过变压器变压后滤波整形可输出三路电压，使电压可调，输出电压范围分别是1.25V到8V，1.25V到15V，-1.25V到-15V，负载电流最大为1.5A。LM317和LM337使用非常简单，仅需两个外接电阻来设置输出电压。此外它的线性调整率和负载调整率也比标准的固定稳压器好。LM317内置有过载保护、安全区保护等多种保护电路。红色发光二极管作为电源接通指示器。当电源正常时，红色发光二极管发光。 综合以上三种方案，方案二、方案三最为合理。 2.1.2电源模块流程图与电路图 流程图 变压器 稳压电路 输出三路 模块 稳定电压 负载 图4 电路图 9 图5 2.2 数字信号发生器模块 2.2.1数字信号发生器模块方案与选择 方案一:用一块AT89C51实现键盘输入扫描与LED数码管显示控制，同时通过UART向AT89C2051发送频率控制与波形转换档位选择信息。AT89C2051 通过UART 接收AT89C51 发送的控制信息，选择波形转换档位之后通过内部定时器在I/O 口产生相应频率的方波信号，至此完成数字信号发生过程。但是采用单片机控制信号的发生需要进行C语言编程，由于执行程序需要一定时间，产生的波形有一定误差。 方案二:利用现场可编程门阵列FPGA编程实现数字信号发生器的功能，用硬件描述语言(Verilog或VHLD)完成电路设计。FPGA运行速度快，管脚多，容易实现大规模系统。但是FPGA的缺点是编程复杂且运行速度没有硬件电路快。 方案三:由频率为2MHz的晶振产生一个信号，频率为2MHz，用两个分频器4518将此信号分频到20Khz，在此信号的输出端连接一个锁相器4046，在锁相器两端并接一个4522分频器，信号输出后再接一个74LS74分频器进行二分频，实现数据率为10100kbps，然后用一个m序列发生器将信号转化为高低电平后采用曼彻斯特编码传输至低通滤波器。 综合以上三种方案，方案三最为合理。 2.2.2数字信号发生器模块电路分析设计 信号发生器广泛应用于电子工程、通信工程、自动控制、遥测控制、测量仪器、仪表和计算机等技术领域。采用集成运放和分立元件相结合的方式，利用迟滞比较器电路产生方波信号，以及充分利用差分电路进行电路转换，从而设计出一个能变换出三角波、正弦波、方波的简易信号发生器。通过对电路分析，确定了元器件的参数，并利用Multisim软件仿真电路的理想输出结果，克服了设计低频信号发生器电路方面存在的技术难题，使得设计的低频信号发生器结构简单，实现方便。本设计的数字信号发生器中的位提取采用単稳和锁相环相结合的方法，电路简单容易实现，曼彻斯特编码由74LS157芯片实现，对于多频率点的选择采用多频率合成器的方法 2.2.3数字信号发生器模块流程图与电路图 模块流程图: 4518组成74LS74分频2M晶振 锁相环4046 的100分频器 器 74LS164产生74LS15曼分频 彻斯特编码的M序列信号 器 图6 2.3 低通滤波器模块 2.3.1低通滤波器模块方案与选择 方案一:根据题目要求每个滤波器带外衰减不少于40dB/十倍频程，那么每个滤波器至少为二阶，可以实现截止频率分别为100kHz、200kHz、500kHz，这种设计很容易实现，但需要在一块路板上焊接三个滤波器，操作麻烦，不够简洁。 方案二:设计一个二阶低通滤波器实现带外衰减不少于40dB/十倍频程，通过开关调节电阻的大小实现电阻的三次变值，从而达到第一次滤波器的截止频率为100kH，通过开关改变电阻大小，实现滤波器的截止频率为200kHz，用同样的方法实现截止频率为500kHz。此种设计符合题目要求，与方案一相比更方便，也节约了电路板上的空间。 综合考虑以上两种方案，方案二更为合理 2.3.2低通滤波器模块电路分析设计与计算 11 根据公式C，若fc=100KHz，由R1=R2=6.4k， R4=1.6k，C=200pF,可解得R3=39.6k 同理，若fc=200KHz，可得R3=9.9k 若fc=500KHz，可得R3=1.6kk 2.3.3低通滤波器模块电路图 图7 2.4 伪随机信号发生模块 2.4.1伪随机信号发生模块方案与选择 方案:利用8 位串入，并出移位寄存器74LS164设计伪随机信号发生器用来模拟信道噪声。 2.4.2伪随机信号发生模块电路分析设计与计算 伪随机序列就是结构可以预先确定，可重复产生和复制，具有某种随机特性的序列码。 伪随机序列是由移位寄存器产生确定序列，他们具有某种随机序列的随机特性。因为同样具有随机特性，无法从一个已经产生的序列的特性中判断是真随机序列还是伪随机序列，只能根据序列的产生办法来判断。 通常产生伪随机序列的电路为一反馈移存器。它又可分为线性反馈移存器和非线性反馈移存器两类。由线性反馈移存器产生出的周期最长的二进制数字序列称为最大长度线性反馈移存器序列，通常称为m序列，即题目中产生的伪随机序列。 4f(x),1，x，x例如特征多项式，对应于图2所示的电路。 输出 234xxxx 移位 图8 题目中要求产生12位伪随机序列，即要求用两个8级反馈移存器产生m序列。 对于两个8级反馈移存器，要产生m序列，其本原多项式为1254，1xxxx，则在设计电路时需要两个74LS164，将第一个164的Q4与Q3异或，再将第一个164的Q0与第二个164的Q3异或后结果与前面结果相互异或后再送入移位寄存器的输入。 2.4.3伪随机信号发生模块电路图 图9 2.5 数字信号分析电路模块 2.5.1数字信号分析电路模块方案与选择 方案: 首先对接受到的信号用运算放大器TLC074进行放大，然后经电压比较器LM331稳型，把稳型后的信号经过以74LS221、CD4046、74LS32和74LS74为核心的电路对曼彻斯特码进行解码(电路如图13 10)，通过改变电阻大小来达到题目要求。 2.5.2数字信号分析电路模块电路分析设计与计算 数字信号分析电路模块主要功能是对曼彻斯特编码进行解码提取位同步信号，首先对接受到的信号用TLC074进行放大，然后经LM331整形，把整形后的信号经过以74LS221、CD4046、74LS32和74LS74为核心的电路对曼彻斯特码进行解码(电路如图10)。本设计采取改变电阻大小来达到题目要求，计算如下: 根据74LS221的数据手册可查得，当使用双单稳态触发器时输出脉冲宽度tw=0.35RC，又T=1/f=RC。若频率为200KHz，则310T=1/200=5us， 令C=1000pF，可解得:R113=2.5k 当使用单稳态触发器时，输出脉冲宽度tw=0.7RC，同样令C=1000pF 同理可解得: 当频率为200KHz，R=5k; 当频率为180KHz，R=5.6k; 当频率为160KHz，R=6.4k; 当频率为140KHz，R=7.2k; 当频率为120KHz，R=8.4k; 当频率为100KHz，R=10k; 当频率为80KHz，R=12.5k; 当频率为60KHz，R=16.7k; 当频率为40KHz，R=25k; 当频率为20KHz，R=50k。 2.5.3数字信号分析电路模块电路图 图10 2(5(4眼图显示方法 传统眼图测量方法可以用两个英文关键词来表示:“Triggered Eye”和“Single-Bit Eye”。 现代眼图测量方法用另外两个英文关键词来表示:“Continuous-Bit Eye ”和“Single-Shot Eye”。 传统眼图测量方法用中文来理解是八个字:“同步触发+叠加显示”，现代眼图测量方法用中文来理解也是八个字:“同步切割+叠加显示”。 两种方法的差别就四个字:传统的是用触发的方法，现代的是用切割的方法。“同步”是准确测量眼图的关键，传统方法和现代方法同步的方法是不一样的。“叠加显示” 就是用模拟余辉的方法不断累积显示。 传统的眼图方法就是同步触发一次，然后叠加一次。每触发一次，眼图上增加了一个UI，每个UI的数据是相对于触发点排列的，因此是“Single-Bit Eye”,每触发一次眼图上只增加了一个比特位。图一形象表示了这种方法形成眼图的过程。 传统眼图测量方法的原理图 传统方法的第一个缺点就是效率太低。对于现在的高速信号如PCI-Express Gen2，PCI-SIG要求测量1百万个UI的眼图，用传统方法就需要触发1百万次，这可能需要几个小时才能测量完。第二个缺点是，由于每次触发只能叠加一个UI,形成1百万个UI的眼图就需要触发1百万次，这样不断触发的过程中必然将示波器本身的触发抖动也引入到了眼图上。对于2.5GBbps以上的高速信号，这种触发抖动15 是不可忽略的。 如何同步触发，也就是说如何使每个UI的数据相对于触发点排列,也有两种方法，一种方法是在被测电路板上找到和串行数据同步的时钟，将此时钟引到示波器作为触发源，时钟的边沿作为触发的条件。另外一种方法是将被测的串行信号同时输入到示波器的输入通道和硬件时钟恢复电路(CDR)通道，硬件CDR恢复出串行数据里内嵌的时钟作为触发源。 这种同步方法引入了CDR抖动，这是传统方法的第三个缺点。 此外，硬件CDR只能侦测连续串行信号才能工作正常，如果被测信号不是连续的，譬如两段连续比特位之间有一段低电平，硬件CDR就不能恢复出正确的时钟。另外，传统方法的工作原理决定了它不能对间歇性的串行信号做眼图，不能对保存的波形做眼图，不能对运算后的波形做眼图，这限制了应用范围。示波器首先捕获一组连续比特位的信号，然后用软件PLL方法恢复出时钟，最后利用恢复出的时钟和捕获到的信号按比特位切割，切割一次，叠加一次，最终将捕获到的一组数据的每个比特位都叠加到了眼图上。在力科的示波器中，恢复出的时钟可以单独输出来另作它用。 3. 系统测试 3.1 测试方法与仪器 测试仪器:示波器、UNI-T优利德UT39A型万用表等 3.3 测试结果与分析 3.3.1测试结果 本系统采用模块设计，设计分为5个模块:电源电路模块、数字信号发生电路模块、低通滤波器模块、伪随机信号发生电路模块和数字信号分析电路模块。分别对各个进行测试，基本实现了题目要求的功能。 通过最终的测试结果可以看出题目中要求的各项参数指标均能实现，性能相对可靠稳定。 3.3.2测试分析 4. 结论 5( 参考文献 1华成英，童诗白. 模拟电子技术基础(第四版). 高等教育出版社，2006 2黄智伟. 全国大学生电子设计竞赛制作实训. 北京航空航天大学出版社，2007 3王毓银.数字电路逻辑设计(第二版). 高等教育出版社 ，2008 4黄智伟. 全国大学生电子设计竞赛训练教程(修订版). 电子工业出版社， 2010 5黄智伟. 全国大学生电子设计竞赛常用电路模块制作. 北京航空航天大学出版社， 2011 附件1 PCB电路图 17 附件2 主要元件清单 模块 元件名称 数量 M序列数字信号发生模块 4片 74LS164 4片 74LS86 3片 74LS04