氧化铪在半导体器件中的应用和发展.ppt

一、 绪论,信息技术的高速发展和广泛应用改变了传统的生产、经营、管理和生活方式，对人类社会各方面都带来了深刻的影响。目前美国、日本等发达国家信息产业的产值已经超过传统的机械制造业而成为国家的第一大产业。,对于我国，国家信息化测评中心2002 年3 月 19 日公布的研究报告指出，近10 年来，我国信息产业年均增长速度超过32，高于同期全部工业年均增长速度近18 个百分点，是40 个工业行业中发展最快的。2001 年，信息产业的销售收入已经突破 12000 亿元人民币大关，占全国工业的比重为 8，已经成为中国工业第一支柱产业。我们国家已经拉开了信息社会的序幕。,微电子产业的核心是CMOS 集成电路， 其发展水平通常标志着整个微电子技术工业的发展水平。集成电路的发展一直遵循着1965 年Intel 公司创始人之一 G. E. Moore (G. E.摩尔) 预言的集成电路产业发展规律。集成电路产业经历了小规模（SSI）、中规模（MSI）、大规模（LSI）、超大规模（VLSI）、特大规模（ULSI）的发展历程。IC 芯片的特征尺寸（晶体管沟道长度，也是集成电路上金属层的最小分辨尺寸，即金属线宽，所以这个特征尺度也称之为线宽）已经从1978 年的 10 m发展到现在的 0.13 m，集成度从 1971 年的 1 K DRAM 发展到现在的 8 G DRAM；硅片直径也逐渐的由 2 英寸、3 英寸、4 英寸、6 英寸、8 英寸过渡到12 英寸。,随着金属氧化物半导体（MOS）器件尺寸的缩小，栅极漏电急剧增加，导致器件不能正常工作。 为了降低超薄栅介质 MOS器件的栅极漏电， 需采用高介电常数 （高k）栅介质代替 SiO2。铪（Hf）系氧化物和氮氧化物由于具有高的 k 值，好的热稳定性，成为当前高 k 栅介质的研究热点。理论方面，现有高 k 栅介质 MOS 器件隧穿电流解析模型主要用于 1V 以上的区域，拟合参数较多；实验方面，Hf 系氧化物的预处理工艺研究较少；HfTi 氧化物和氮氧化物研究主要集中于 HfTiO材料、Ti 的含量、材料的微结构等方面，对于HfTiO等和Si 接触的界面特性研究较少。,二、MOS 器件按比例缩小和使用高k 栅介质的必要性,1、器件缩小的必要性： 过去40 年中CMOS 技术已经成为半导体工业的支柱，同时也更进一步促使半导 体工业的成功。1956 年到 1996 年半导体工业平均增长速率是 17，而其他工业均增长只有 8。一个技术要成功必须要三个条件： （1）必须提供一个快速提高的产品性能； （2）新产品价格必须尽量降低以便开拓潜在的消费群体； （3）必须具有新的应用潜力，能够发展新的应用领域。 CMOS 器件尺寸的减少能够帮助半导体工业达到这个目标。,MOS 管栅极尺寸的减少导致电路开关更快。这样大大扩展了半导体产品的应用范围，提高了产品的性能。晶体管尺寸减少允许更多的晶体管被集成在一个芯片上，因此，当保持电路制造成本较低时，集成电路的复杂性和拥有的各项功能也得到了很大的提升。加上使用更大直径的硅片，芯片成本也大大降低。 MOS器件尺寸缩小符合等比例缩小规律。根据这一规律，器件在水平和垂直方向上的参数（例如沟道长度 L、宽度 W、栅介质层厚度 tox和源漏结深 Xj等）以及电压等均按同一个比例因子 等比例缩小， 同时衬底掺杂浓度Nb 则按该因子增大 倍。这时器件内部电场保持不变。由于内部电场保持不变，因此不会出现迁移率降低、碰撞电离、热载流子效应等高电场效应。,实际上，在 MOS 器件尺寸等比缩小进程中，电源电压并没有按相同比例同步减小，这使得器件内部电场增强。当MOS器件栅介质厚度下降到 2 nm左右时，栅极泄漏电流增加，器件无法正常工作。同时，当 MOS 晶体管沟道长度缩小到 0.1 m 以下时，沟道电场强度将会超过 1 MV/cm。当沟道长度进一步缩小到 nm尺度，电场会进一步增大，强电场下的量子效应将对器件性能带来影响，包括引起阈值电压变化、反型层量子化造成有效栅电容下降和 pn 结漏电流增大和迁移率下降等。,2、使用高k 栅介质的必要性： 硅基微电子工业发展如此成功的一个关键因素是，到目前为止我们一直使用的栅极介质材料 SiO2 有优异的材料和电性能。 这个材料实际上表现出了作为栅极绝缘材料的几个重要性质： （1）非晶态的 SiO2 能热生长在硅衬底上，能精确控制厚度和均匀性，能和硅衬底形成一个低缺陷密度、很稳定的界面层。同时，这些在 SiO2/Si 界面的缺陷态和悬挂键能在有氢的气氛中进行后退火钝化。 （2）SiO2 表现出优异的热稳定性和化学稳定性，这是制造晶体管所必须的，因为退火和氧化一般都是在高温下进行（10000C以上） 。 （3）SiO2 带隙很宽（9 eV）, 和 Si 相比有大的导带和价带偏移量，因此，它有很优异的绝缘性能，击穿电场达到 13 MV/cm。,这些性质决定了SiO2 作为 MOSFET 栅极绝缘材料是很好的。但是当 SiO2 厚度低于 3 nm 时，由于量子隧道效应，载流子能流过这个超薄栅介质。由 WKB 近似可知，隧穿几率随着 SiO2 厚度的减少按指数规律上升。对于 1 nm厚的 SiO2，在Vox为 1 V时，泄漏电流密度超过了100 A/cm2。ITRS 对泄漏电流的要求是，对于高性能逻辑电路应用，泄漏电流密度应小于 1 A/cm2，对于低功耗逻辑电路应用，泄漏电流密度应小于1 mA/cm2 。 因此， 2.2-2.5 nm SiO2 的厚度是低功耗的逻辑电路应用极限，1.4-1.6 nm SiO2 厚度是高性能逻辑电路应用极限。将这两个数据和表1.2（ITRS2005）比较可知，SiO2 不可能应用到 80 nm及其以下工艺中，即使现在使用了氮化氧化硅技术，1.2 nm是氮化氧化硅使用极限，只能延长使用到70 nm工艺中。无论如何，SiO2作为栅极绝缘材料进一步减少厚度是存在问题的(从材料学观点，SiO2 厚度下限是 7 , 小于这个厚度则没有完整的体带隙结构) 。,与 SiO2 厚度相关的另一个问题是可靠性问题。当集成电路中 MOSFET 工作时，电荷流过器件导致在 SiO2 栅介质层和 SiO2/Si 界面产生缺陷，当临界缺陷密度达到时，栅介质层发生击穿，导致器件失效。在电应力作用下，假设击穿发生是经由缺陷之间的渗漏路径，Degraeve 等发现超薄 SiO2 层的击穿与时间的关系可以用渗漏方法很好的重复。根椐 ITRS 可靠性要求，这种方法研究得到的结果表明：室温下 SiO2 厚度的极限大约是 2.2 nm，在 150 0C时大约是 2.8 nm。因此，SiO2 极限厚度大约是 2.2 nm。在这个厚度以下，SiO2 作为栅介质不合适。为此，人们开始寻找其它材料来代替SiO2，这个问题是下一代MOS器件最关键的挑战。,三、 高k 栅介质替代SiO2 介质的原则和要求,从电学的观点出发，MOS结构类似一个平板电容器，如图1.3 所示。 电容值为： 其中：A是电容面积 0是真空介电常数 （8.8510-12 Fm-1）,固定栅极电压 Vg 和电容面积 A，增加 MOS 电容的方法有两个：其一，减少栅介质厚度tox，栅介质层电场增大，由于量子效应导致的泄漏电流增加，导致器件的可靠性变差；另一个方法，增加介质的介电常数k，即使用比 SiO2 更高介电常数的材料来代替SiO2，这时栅介质厚度不变，栅介质层电场不变，因此可以减少栅极泄漏电流增加，提高器件可靠性。 使用高k 栅介质时，介质材料的等效氧化物厚度（EOT）定义为达到相同单位面积电容的 SiO2 层厚度，因此： kSiO2表示SiO2 的相对介电常数,为了与CMOS 工艺兼容，代替 SiO2 的栅介质材料应该满足下列条件： （1）新型介质材料必须有优良的介电性能（高的 k 值） ； （2）新型介质材料必须在 Si 上有优良的化学稳定性和热稳定性，以保证其在MOSFET 的生产工艺过程中和 Si 不发生反应，且相互扩散要小，防止形成厚的SiOx界面层和硅化物层； （3）在介质体材料中和介质/Si界面要形成低的本征缺陷密度，提供高的沟道区载流子迁移率和好的栅介质寿命； （4）充分大的带隙，在介质/Si界面有大的导带和价带能级差，以便有效减少通过这个结构的泄漏电流； （5）新型介质材料与栅电极材料化学性能相匹配； （6）和CMOS 工艺有很好的工艺兼容性； （7）高的可靠性。,半导体领域中应用的技术模型和仿真软件能有效减少产品研发周期和研发费用。 主要包括下列几个典型部分： (1)前后端工艺仿真。除光刻外的晶体管制造工艺中物理效应的模型和仿真。 (2)光刻模型。光刻掩膜版的图形模型，光阻剂特性和工艺模型。 (3)器件模型。有源器件工作状态的模型。 (4)互连和集成的无源器件模型。包括工作机理、电磁特性和热特性。,四、高k 栅介质 MOS 器件模型研究进展,(5)电路单元模型，包括有源器件、无源器件和寄生电路单元模型。新的电路单元基于新的器件结构。 (6)封装模型，芯片封装中电、机械和热模型。 (7)材料模型，预计材料物理性质和电性质仿真模型。 (8)数值计算方法。 当 Si 基集成电路的特征尺寸按照 Moore 定律缩小进入亚 0.1 m 领域时，这一变化对集成电路设计及其设计方法学提出了新的问题和挑战。这时精确的深亚微米器件的技术模型成为问题关键。,夫80后