EDA设计论文.doc

成 绩指导教师：日 期：eda技术与vhdl语言设计课程设计题 目： eda技术及其应用 -数字跑表 姓 名： 院 系： 电子信息工程学系 专 业： 电子信息工程 班 级： 学 号： 指导教师： 2011年 12 月eda技术及其应用数字跑表（电子信息工程学系 指导教师：）中文摘要：随着基于cpld的eda技术的发展和应用领域的扩大与深入，eda技术在电子信息、通信、自动控制用计算机等领域的重要性日益突出。作为一个学电子信息专业的学生，我们必须不断地了解更多的新产品信息，这就更加要求我们对eda有个全面的认识。本程序设计的是数字跑表的设计。采用eda作为开发工具，vhdl语言为硬件描述语言，max + plus ii作为程序运行平台，所开发的程序通过调试运行、波形仿真验证，初步实现了设计目标。本程序使用的硬件描述语言vhdl，可以大大降低了硬件数字系统设计的入门级别，让人感觉就是c语言的近亲。通过老师的指导和自己的学习完成了预想的功能。关键词：数字跑表 课程设计 eda vhdl1 引言 我们生活在一个信息时代，各种电子产品层出不穷，作为一个电子信息专业的学生，了解这些电子产品的基本组成和设计原理是十分必要的，我们学习的是计算机组成的理论知识，而课程设计正是对我们学习的理论的实践与巩固。本设计主要介绍的是一个vhdl设计的数字跑表，其理论基础来源于计算机组成原理的时钟计数器。1.1 设计的目的 本次设计的目的就是在掌握计算机组成原理理论的基础上，了解eda技术，掌握vhdl硬件描述语言的设计方法和思想，通过学习的vhdl语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识，例如本课程设计就是基于所学的计算机原理中的时钟计数器的基础之上的，通过本课程设计，达到巩固和综合运用计算机原理中的知识，理论联系实际，巩固所学理论知识，并且提高自己通过所学理论分析、解决计算机实际问题的能力。1.2 设计的基本内容基于max+plus 2 平台，运用vhdl语言对数字跑表的各个模块进行设计，并使用eda 工具对各模块进行仿真验证。2 eda、vhdl简介2.1 eda技术 eda技术是在电子cad技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。 利用eda工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出ic版图或pcb版图的整个过程的计算机上自动处理完成。现在对eda的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有eda的应用。目前eda技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到eda技术。本文所指的eda技术，主要针对电子电路设计、pcb设计和ic设计。2.2 硬件描述语言vhdl2.2.1 vhdl的简介 vhdl是一种用来描述数字逻辑系统的“编程语言”它的全名是very-high-speed integrated circuit hardwaredescription language。它源于美国政府于1980年开始启动的超高速集成电路计划,vhdl主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，vhdl的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。vhdl的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是vhdl系统设计的基本点。应用vhdl进行工程设计的优点是多方面的。vhdl的应用必将成为当前以及未来eda解决方案的核心，更是整个电子逻辑系统设计的核心。2.2.2 vhdl语言的特点 （1）vhdl具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 （2）vhdl语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 （3）vhdl丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 （4）对于用vhdl完成的一个确定的设计，可以利用eda工具进行逻辑综合和优化，并自动的把vhdl描述设计转变成门级网表。 （5）vhdl对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。2.2.3 vhdl的设计流程 用vhdl语言设计电路的流程： 在用vhdl语言来设计电路时,主要的过程是这样的： （1）使用文本编辑器输入设计源文件。 （2）使用编译工具编译源文件。vhdl的编译器有很多，active公司，modelsim公司，synplicity公司，synopsys公司，veribest公司等都有自己的编译器。 （3）功能仿真。对于某些人而言，仿真这一步似乎是可有可无的。但是对于一个可靠的设计而言，任何设计最好都进行仿真，以保证设计的可靠性。另外，对于作为一个独立的设计项目而言，仿真文件的提供足可以证明你设计的完整性。 （4）综合。综合的目的是在于将设计的源文件由语言转换为实际的电路。这一部分的最终目的是生成门电路级的网表（netlist）。 （5）布局、布线。这一步的目的是生成用于烧写的编程文件。在这一步，将用到第（4）步生成的网表并根据cpld/fpg厂商的器件容量，结构等进行布局、布线。这就好像在设计pcb时的布局布线一样。先将各个设计中的门根据网表的内容和器件的结构放在器件的特定部位。然后，在根据网表中提供的各门的连接，把各个门的输入输出连接起来。 （6）后仿真。这一步主要是为了确定你的设计在经过布局布线之后，是不是还满足你的设计要求。3 设计过程3.1 设计任务和要求：3.1.1 设计原理和要求 （1）设计一数字跑表，可以显示0.01秒、秒和分钟；（2）具有暂停健，当按下该键时，停止计数，放开该键继续计数；（3）具有清零键，按下时跑表清零，从头计数；图1 数字跑表输入输出示意图（设计顶层图）数字跑表的功能模块划分： 数字跑表实际上为计数器，所以核心模块应为计数器，其次为暂停控制和清零控制。计数模块应包含如下模块： （2）、模60计数器，用来实现秒的计数和分钟的计数； （1）、模100计数器，用来实现百分秒的计数； 注意这里的模60和模100计数器是bcd码计数器，便于需要时送到数码管显示；3.1.2 设计任务（1）整个数字跑表实质是一个计数器，由百分秒计数器（模100计数器），秒钟计数器和分钟计数器（模60计数器）级联而成；（2）上述三个计数器均为bcd码计数器；（3）清零为异步清零(aclr)，暂停功能可用计数器的时钟使能（clk-en）来实现；（4）上述计数器可调用参数化宏单元(lpm-counter)来实现，注意进位信号的设计和使用。 表1 控制信号的作用控制端取 值功能复位（clr）1异步清零0计数计数/暂停键（pause）1暂停0计数3.2 程序设计3.2.1 程序代码 显示模块的源程序 数据选择器源程序module mulx(clk,clr,en,s_1ms,s_10ms,s_100ms,s_1s,s_10s,m_1min,m_10min,hour,outbcd,seg);input clk, clr, en; input3:0s_1ms; input3:0s_10ms;input3:0s_100ms; input3:0s_1s; input3:0s_10s;input3:0m_1min; input3:0m_10min; input3:0hour;output3:0outbcd; output7:0seg;wire clk; wire clr; wire en;wire 3:0s_1ms; wire 3:0s_10ms; wire 3:0s_100ms;wire 3:0s_1s; wire 3:0s_10s; wire 3:0m_1min;wire 3:0m_10min; wire 3:0hour;reg 3:0outbcd; reg 7:0seg; reg 3:0count;always (posedge clr or posedge clk) begin if(clr=1b1) begin count= 4b1111; end else begin if(en=1b1) begin if(count=4b1001 ) begin count=4b0000; end else begin count=count+1b1; end end end endalways (posedge clk) begin case(count) 4b0000 : begin outbcd= s_1ms; seg=8b11111110; end 4b0001 : begin outbcd=s_10ms; seg=8b11111101; end 4b0010 : begin outbcd=s_100ms; seg=8b11111011; end 4b0011 : begin outbcd=s_1s; seg= 8b11110111; end 4b0100 : begin outbcd=s_10s; seg=8b11101111; end 4b0101 : begin outbcd=m_1min; seg=8b11011111; end 4b0110 : begin outbcd=m_10min; seg=8b10111111; end 4b0111 : begin outbcd= hour; seg=8b01111111; end 4b1000 : begin outbcd=s_1ms; seg=8b11111110; end 4b1001 : begin outbcd=s_10ms; seg=8b11111101; end default : begin outbcd=4b0000; seg= 8b00000000; end endcase endendmodule数码管显示模块module shumaguang(bcd,led);input3:0bcd;output6:0led;wire 3:0bcd;wire 6:0led;assign led = bcd = 4b 0000 ? 7b 1111110 : bcd = 4b 0001 ? 7b 0110000 : bcd = 4b 0010 ? 7b 1101101 : bcd = 4b 0011 ? 7b 1111001 : bcd = 4b 0100 ? 7b 0110011 : bcd = 4b 0101 ? 7b 1011011 : bcd = 4b 0110 ? 7b 1011111 : bcd = 4b 0111 ? 7b 1110000 : bcd = 4b 1000 ? 7b 1111111 : bcd = 4b 1001 ? 7b 1111011 : 7b 0000000;endmodule计数模块 /*信号定义： clk： clk为时钟信号； clr： 为异步复位信号； pause： 为暂停信号； msh，msl： 百分秒的高位和低位； sh，sl： 秒信号的高位和低位； mh，ml： 分钟信号的高位和低位。 */ module paobiao(clk,clr,pause,msh,msl,sh,sl,mh,ml); input clk,clr; input pause; output3:0 msh,msl,sh,sl,mh,ml; reg3:0 msh,msl,sh,sl,mh,ml; reg cn1,cn2; /cn1为百分秒向秒的进位，cn2为秒向分的进位 /*百分秒计数进程，每计满 100，cn1产生一个进位 * always (posedge clk or posedge clr) begin if(clr) begin /异步复位 msh,msl=8h00; cn1=0; end else if(!pause) /pause为 0时正常计数，为 1时暂停计数 begin if(msl=9) begin msl=0; if(msh=9) begin msh=0; cn1=1; end else msh=msh+1; end else begin msl=msl+1; cn1=0; end end end /*秒计数进程，每计满 60，cn2产生一个进位 *always (posedge cn1 or posedge clr) begin if(clr)begin /异步复位 sh,sl=8h00; cn2=0; end else if(sl=9) /低位是否为 9 begin sl=0; if(sh=5) begin sh=0; cn2=1; end else sh=sh+1; end else begin sl=sl+1; cn2=0; end end /*分钟计数进程，每计满 60，系统自动清零 *always (posedge cn2