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PCI【中文2700字】,pci,中文

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1PCI1.1 COMPANY AND PRODUCT BACKGROUNDPLX Technology, Inc is the leading supplier of high-speed, interconnect silicon and software solutions for the networking and communications industry. These include high-speed silicon, reference design tools that minimize design risk, and software for managing data throughout the PCI Bus, as well as third-party development tool support through the PLX Partner Program, further extending our complete solution.The PLX solution enables hardware designers and software developers to maximize system input/output(I/O), lower development costs, minimize system design risk, and accelerate time to market.PLX PCI I/O Accelerator chips and I/O Processor devices are designed in a wide variety of embedded PCI communication systems, including switches, routers, media gateways, base stations, access multiplexors,and remote access concentrators.PLX customers include many of the leading communications equipment companies,including 3Com,Cisco Systems,Compaq Computer, Ericsson,Hewlett-Packard,Intel,IBM,Lucent Technologies,Marconi, Nortel Networks, and Siemens. Founded in 1986, PLX has developed products based on the PCI industry standard since 1994. PLX is publicly-traded (NASDAQ: PLXT) and headquartered in Sunnyvale, California, USA, with operations in the United Kingdom, Japan, and China.1.2 GENERAL DESCRIPTIONThe PCI 9052 provides a compact high performance PCI Bus Slave interface for adapter boards. The PCI 9052 is designed to connect a wide variety of Local Bus designs to the PCI Bus and allow relatively slow Local Bus designs to achieve 132 MB/s Burst transfers on the PCI Bus.The PCI 9052 can be programmed to connect directly to the Non-Multiplexed or Multiplexed mode 8-, 16-,or 32-bit Local Bus. The 8-and 16-bit modes allow easy conversion of ISA designs to PCI. The PCI 9052 contains Read and Write FIFOs to speed match the 32-bit wide, 33 2MHz PCI Bus to a Local Bus, which may be narrower or slower. Up to five Local Address spaces and four Chip Select outputs are supported.1.3 PCI 9052 MAJOR FEATURESCompliant. The PCI 9052 is compliant with PCI r2.1,supporting low cost slave adapters. This allows simple conversion of ISA adapters to PCI.Direct Slave (Target) Data Transfer Mode. The PCI 9052 supports Burst Memory-Mapped and single I/O-mapped accesses from the PCI-to-Local Bus. Read and Write FIFOs enable high-performance bursting on the Local and PCI Buses. The PCI Bus is always bursting; however, the Local Bus can be set to bursting or continuous single cycle.ISA Interface Mode Logic on Board. The PCI 9052 supports single cycle reads/writes for 8- and 16-bit Memory and I/O accesses from the PCI Bus to the ISA Interface. Refer to Section 5, “ISA Interface Mode” to learn how to use the PCI 9052 in ISA Interface mode.Interrupt Generator. The PCI 9052 can generate a PCI interrupt from two Local Bus interrupt inputs, or by software writing to an internal register bit.Clock. The PCI 9052 Local Bus interface runs from a local TTL-compatible clock and generates the necessary internal clocks. This clock runs asynchronously to the PCI clock, allowing the Local Bus to run at an independent rate from the PCI clock. The buffered PCI Bus clock (BCLKO) may be connected to the Local Bus clock (LCLK) through a 50-Ohm series resistor.Programmable Local Bus Configurations.ThePCI9052supports8-,16-,or32-bitLocal Buses,which may be Non-Multiplexed or Multiplexed mode.In Non-Multiplexed mode, the PCI 9052 has four Local Byte Enables (LBE3:0#), 26 address lines (LA27:2),and 32, 16, or 8 data lines (LAD31:0).In Multiplexed mode, the PCI 9052 has four Local Byte Enables (LBE3:0#), and 28 address lines(LAD27:0), multiplexed with 32, 16, or 8 data lines(LAD31:0).3Direct Slave Read Ahead Mode. The PCI 9052 supports Direct Slave Read Ahead mode, where prefetched data can be read from the PCI 9052 internal FIFO instead of the Local Bus. The address must be subsequent to the previous address and be 32-bit aligned (next address = current address + 4).Bus Drivers. All control, address, and data signals generated by the PCI 9052 directly drive the PCI and Local Buses, without external drivers.Serial EEPROM Interface. The PCI 9052 contains a three-wire serial EEPROM interface that provides the option of loading configuration information from a serial EEPROM device. This is useful for loading information unique to a particular adapter (such as Vendor ID and chip selects).Note: A serial EEPROM is required when ISA Interface modeis selected.Four Local Chip Selects. The PCI 9052 provides up to four local chip selects. The base address and range of each chip select are independently programmable from the serial EEPROM or Host.Five Local Address Spaces.The base address and range of each local address space are independently programmable from the serial EEPROM or Host.Big/Little Endian Byte Swapping. The PCI 9052 supports Big and Little Endian byte ordering. The PCI 9052 also supports Big Endian Byte Lane mode to redirect the current word or byte lane during 16- or 8-bit Local Bus operation.Local Bus Wait States. In addition to the LRDYi# (local ready input) handshake signal for variable wait state generation, the PCI 9052 has an internal wait state generator (Read and Write address-to-data,data-to-data, and data-to-address).Read/Write Strobe Delay and Write Cycle Hold.4Read and Write strobe (RD# and WR#, respectively) timings can be programmed independently for each Local Address Space. RD# and WR# strobe assertion at the beginning the cycle can be optionally delayed during address-to-data wait states. The Write Cycle Hold option extends data valid time for additional clock cycles beyond WR# strobe de-assertion.Programmable Prefetch Counter. The Local Bus Prefetch Counter can be programmed to 0 (no prefetch), 4, 8, 16, or Continuous (Prefetch Counter turned off) Prefetch mode. The prefetched data can be used as cached data if a consecutive address is used(must be Lword-aligned).PCI Read/Write Retry Delay Timer. The PCI 9052 has a programmable Direct Slave (PCI Target) Retry Delay timer, which, when expired, generates a Retry to the PCI Bus.PCI LOCK Mechanism. The PCI 9052 supports Direct Slave LOCK sequences. A PCI Master can obtain exclusive access to the PCI 9052 device by locking to the PCI 9052.Figure 1-1. PCI 9052 Block DiagramLAD31:0LINTi1LINTi2LRESET#BCLKOCS1:0#USER2/CS2#USER3/CS3#ALEMODELA27:2LBE3:0#LCLKLHOLD5LHOLDAUSER0/WAITO#USER1/LLOCKo#ADS#BLAST#LW/R#RD#WR#LRDYi#BTERM#EESKEEDOEEDIEECSAD31:0C/BE3:0#PARFRAME#IRDY#TRDY#STOP#IDSELDEVSEL#PERR#SERR#CLKRST#INTA#LOCK#PCI90526PCI BusISA Interface Local BusMemorySerialEEPROMI/OControllerMEMRD#MEMWR#IORD#IOWR#SBHE#ISAA1:0LA23:2LAD15:0BALECHRDYNOWS#PCI BusInterface1.4 LOCAL BUS1）IntroductionThe Local Bus provides a data path between the PCI Bus and non-PCI devices, including memory devices and peripherals. The Local Bus is a 32-bit Non-Multiplexed or Multiplexed mode bus, with Bus Memory regions that can be programmed for 8-, 16-,or 32-bit widths.The PCI 9052 is the Local Bus Master. The PCI 9052 can transfer data between the Local Bus, internal registers and FIFOs. Burst lengths are not limited. The bus width depends upon the Local Address Space register setting. There are four address spaces and one default space (the Expansion ROM that can be used as another address space). Each space contains7a set of Configuration registers that determine all Local Bus characteristics when that space is accessed.2）Basic Bus States The four basic bus states are idle, address, data/wait, and recovery. Once the Local Bus Master owns the Bus and needs to start a Bus access, the address state is entered, ADS# or ALE is asserted, and a valid address is presented on the Address/Data Bus. Data is then transferred while in a data/wait state. LRDYi# or the internal wait state generator is used to insert wait states. BLAST# is asserted during the last data/ wait state to signify the last transfer of the access. In Multiplexed mode only, after all data is transferred, the Bus enters the recovery state to allow the Bus devices to recover. The Bus then enters the idle state and waits for another access.3）Local Bus Signals Clock Address/Data Control/Status Arbitration1） ClockLCLK, the Local Bus clock, operates at frequencies up to 40 MHz, and is asynchronous to the PCI Bus clock. 2） Address/Data LA27:2 LA27:2 contains the transfer word address. LAD31:0In Non-Multiplexed mode, the LAD31:0 Bus is a 32-bit Non-Multiplexed Data Bus. During Data phases, LAD31:0, LAD15:0, or LAD7:0 contain transfer data for a 32-, 16-, or 8-bit bus, respectively. If the bus is 8 or 16 bits wide, data supplied by the PCI 9052 is replicated across the entire 32-bit wide bus.In Multiplexed mode, the LAD31:0 Bus is a 32-bit Multiplexed Address/Data Bus. During an Address phase, LAD27:0 contains the transfer word address. LAD1:0 have the same address value as LBE1:0#, for use with 8- or 16-bit bus width addressing.83）Control/Status The control/status signals control the address latches and flow of data across the Local Bus.ADS#, ALE A Local Bus access starts when ADS# (address strobe) is asserted during an address state by the PCI 9052 as the Local Bus Master. ALE is used to strobe the LA/LAD Bus into an external address latch.LBE3:0# During an Address phase, the LBE3:0# Local Byte Enables denote which byte lanes are being used during access of a 32-bit bus. They remain asserted until the end of the Data transfer.LOCK# When the PCI 9052 owns the Local Bus, LOCK# is asserted to indicate that an atomic operation for a Direct Slave access may require multiple transactions to complete. LLOCK# is asserted during the Address phase of the first transaction of the atomic operation，and de-asserted one clock after the last transaction of the atomic operation completes. If enabled, the Local Bus arbiter does not grant the Bus to another Master until the atomic operation is complete.LW/R# During an Address phase, LW/R# is driven to a valid state, and signifies the data transfer direction. Because the PCI 9052 is the Local Bus Master, LW/R# is driven high when the PCI 9052 is writing data to the Local Bus, and low when it is reading the bus.WAITO# WAITO# is an output that provides status of the internal wait state generators. It is asserted while internal wait states are being inserted. LRDYi# input is not sampled until WAITO# is de-asserted.4）Local Bus ArbitrationThe PCI 9052 is the Local Bus Master. When the PCI Bus initiates a new transfer request, the PCI9052takes control of the Local Bus. Another device can gain control of the Local Bus by asserting LHOLD. If the PCI 9052 has no cycles to run, it asserts LHOLDA, transferring control to the external Master. 9PCI 1.1 公司和产品背景PLX 技术公司是以高 性 能 硅 片 和 软 件 设计为主导的通信公司。P LX 的 解 决方 案 通 过 将 高 性 能 硅 片 、 硬 件 和 软 件 设 计 工 具 以 及 合 作 伙 伴 的 完 整 结 合 ， 为我 们 的 客 户 提 供 了 竞 争 优 势 。 这 些 创 新 的 解 决 方 案 可 使 客 户 所 开 发 的 设 备 具有 业 内 领 先 的 性 能 、 可 伸 缩 性 以 及 可 靠 性 。PLX PCI I/O 加速数芯片和 I/O 处理器设备被设计在各种各样的嵌入 PCI 通信系统,包括切换,路由器、媒体网关、存取多重通道,和远程存取集中器。PLX 客户包括许多主导的通讯设备公司,包括 3Com, CISCO 系统、Compaq 计算机、Ericsson、惠普、英特尔、IBM 、Lucent 技术、Marconi, Nortel 网络和西门子。自 1994 年以来，PLX 开发了以工业标准的 PCI 的产品。PLX 总部设在位 于 美 国 加 利 福 尼 亚 州 的桑 尼 维 尔 ，在 英国，中 国 和 日 本 设 有 办 事 处 。1.2 概述PCI9052 提供了一个高性能的 PCI 总线目标接口（从设备接口） 。9052 直接连接PCI 总线和局部总线（Local bus） ，并且也允许相对慢速的设备通过 9052 连接到具有 132MB/s 焠发传送方式的高速的 PCI 总线上。PCI9052 可以通过编程直接连接复用或非复用的 8 位、16 位或 32 位局部总线。8 位和 16 位模式通过 9052 可以非常容易地由 ISA 转换成 PCI 的设计。PCI9052 包含读和写 FIFO，用来将 32 位宽 33MHz 的 PCI 总线与有可能总线宽度比它窄或总线速度比它慢的局部总线进行匹配。9052 有最大 5 个局部地址空间和 4个片选支持。1.3 PCI 9052 主要功能兼容：9052 芯片与 PCI 协议 V2.1 版兼容，支持低开发成本的从模式适配设备，该芯片支持从 ISA 适配卡向 PCI 适配卡转换。直接从（目标）数据传送模式：PCI9052 支持从 PCI 总线到局部总线的焠发存储器映射空间的传送和 I/O 访问。读和写 FIFO 允许在 PCI 和局部总线之间的高性能焠发。PCI 总线允许焠发，这样局部总线能被设置成焠发或持续单周期数据传送模式。ISA 接口方式逻辑：PCI9052 支持唯一循环的读/写 8 位和 16 位内存和 I/O 从PCI 总线访问到 ISA 接口。参考第 5 部分， “ISA”学会如何的接口方式使用 PCI 109052 在 ISA 接口方式。中断产生器：PCI9052 能从两个局部总线中断输入端产生一个 PCI 中断。时钟：PCI9052 局部总线接口的运行需要一个局部时钟来产生所需的内部时钟。此时钟异步于 PCI 时钟，允许局部总线运行在一个独立于 PCI 时钟的速率。此 PCI总线时钟（BCLKO）的缓冲可以连接到局部总线时钟端（LCLK） 。可编程的局部总线配置：PCI9052 支持 8 位、16 位或 32 位局部总线，它们可以是复用或非复用。PCI9052 有 4 个字节允许（LBE3：0#）信号，26 条地址线（LA27：2） ，和 32 位、16 位、8 位数据线（LAD31：0） 。先读模式：PCI9052 支持先读模式，CPU 能从代替局部边的 PCI9052 内部 FIFO预先读数据。地址必须是早先地址的接下来的地址，并且必须是 32 位边界（即下一个地址=当前地址+4） 。总线驱动：所有控制地址和数据信号由 PCI9052 产生直接驱动 PCI 和局部总线，不用外部驱动。串行 EEPROM 接口：PCI9052 包含一个 EEPROM 接口，用来存储局部配置信息。EEPROM 被用来配置 PCI9052 到 ISA 接口模式中也是必须的。注:序列 EEPROM 必需当 ISA 界面模式被选择。4 个局部片选：PCI9052 提供 4 个片选，每个片选的基地址和范围被编程成独立的由 EEPROM 或主机。5 个局部地址空间：每个局部地址空间的基地址和范围被由 EEPROM 或主机编程定义为唯一的。支持 Big/Little Endian 编码字节的转换：PCI905 支持 Big/Little Endian 编码字节的转换。PCI 9052 也支持 Big Endian 字节转换模式改当前字或字节在 16 位或 8 位局部总线之间。局部总线等待状态：插入 LRDY#（局部准备好输入信号）握手信号能产生几个等待状态，PCI9052 也有一个内部等待状态产生器（R/W 地址到数据，R/W 数据到数据，和 R/W 数据到地址） 。读/写延迟和写循环：读和写寄存器(RD#和 WR#)规定期限能独立被编程为各个局部地址空间。在寄存器对数据等候状态期间，RD#和 WR#寄存器主张在开始循环可能选项被延迟。书写循环选择扩大数据有效期为另外的时钟周期在 WR#寄存器的读取。可编程预取计数器：局部总线预取计数器能被编程为 0（无预取） 、4、8、16 或11持续（预取计数器关）的预取方式。预取数据能被用来当 Cache 数据，当然需要使用连续的地址（必须为长字边界） 。PCI 读/写请求超时定时器：PCI9052 有一个可编程的 PCI 目标延迟计时器，当其期满时产生一个 RETRY 到 PCI 总线。PCI 时钟机制：PCI9052 支持 PCI 目标 LOCK 序列。一个 PCI 主控能获得独占访问 PCI9052 设备且锁定 PCI9052。图1-1，PCI9052结构图LAD31:0 LINTi1 LINTi2 LRESET# BCLKO CS1:0# USER2/CS2# USER3/CS3# ALE MODE LA27:2 LBE3:0# LCLK LHOLD LHOLDA USER0/WAITO# USER1/LLOCKo# ADS# BLAST# LW/R# RD# WR# LRDYi# BTERM# EESK EEDO EEDI EECS AD31:0 C/BE3:0# PAR FRAME# IRDY# TRDY# STOP# IDSEL DEVSEL# PERR# SERR# CLK RST# INTA#PCI9052 PCI总线ISA界面局部总线Memory Serial EEPROM I/O Controller MEMRD# MEMWR#IORD# IOWR# SBHE# ISAA1:0 LA23:2 LAD15:0 BALE CHRDYNOWS#1.4 局部总线1）介绍 局部总线提供一条数据通路在 PCI 总线和 non-PCI 设备之间,它包括存储设备和外围设备。局部总线是 32 位非多元化的或多路工作方式总线,总线可能被编程为 8 位,16 位,或 32 位宽度。PCI9052 是局部总线重要部分。PCI9052 可能调用数据在局部总线、内部寄存器和FIFOs 之间，总线宽度取决于局部地址空间寄存器设置。有四个地址空间和一个默认值空间(可能被使用的扩展 ROM 如同其它地址空间)，各个空间包含一套确定所有局部总线特性的配置寄存器地址空间。2）基本的总线状态四个基本的总线状态是空闲、地址、等待和恢复。局部总线重要部分有总线和需要总线存取,地址状态进入,ADS#或 LNE 被断开,并且一个有效地址被存在地址和数据总线，数据然后被调用在等待状态，LRDYi#是处于等待状态模式，BLAST#被断开处12于最后突发状态，最后的存取被调用。在多路工作方式下和所有数据调用之后, 总线进入恢复状态，允许总线设备回收，总线进入空闲状态，然后等待其它存取。3）局部总线信号局部总线信号部分组成：时钟信号；地址和数据信号；接口控制信号；仲裁信号；1）时钟 LCLK,局部总线时钟,运行频率为40兆赫,是异步PCI总线时钟。2）地址和数据信号 LA27:2 地址总线； LAD31:0在非多元化的模式, LAD31:0 总线是32位非多元化的数据总线，LAD31:0 、 LAD15:0 ,或LAD7:0 包含数据为32 位、16位、8位总线。如果总线是8或16 位，数据由PCI 9052提供32位宽的总线。在多路工作方式，LAD31:0 总线是32 位多元化的地址和数据总线。在地址阶段, LAD27:0 包含调用地址。LAD1:0 的地址值和LBE1:0 #一样，是8或16位总线宽度。3）接口控制信号接口控制信号控制数据地址锁存器和局部总线。DS#, ALE 局部总线存取开始于ADS # (地址选通 ) 被断开在地址状态由PCI9052作为局部总线重要部分，LEN是LA/LAD总线饿外部地址锁存器。 LBE3:0# 在地址阶段期间, LBE3:0 #是局部字节使能，表示哪个字节在 32位总线的存取直到数据传送的结束。LOCK# LOCK#信号控制是由PCI 9052局部总线上发起数据传输的设备，根据它自己的基本操作为直接从属存取方式来完成。LOCK #信号的基本操作在地址阶段期间，并且信号一个时钟在基本操作的最后发生以后完成。 LW/R# 在地址阶段期间，LW/R #被驱动到一个有效状态和数据传送方向。由于PCI 9052是局部总线重要部分，LW/R#驱动PCI9052地址数据，使总线数据很好的被读出来。WAITO# WAITO #是提供内部寄存器的等候状态的输出。当内部等候状态被插入，LRDYi#输入不被读取，直到WAITO#等候状态完成。4）局部总线仲裁13PCI9052是局部总线重要部分。当PCI总线使用一个新建调用请求,当仲裁器正在请求的主设备应该授权控制的PCI9052局部总线时，它会使连接到请求的设备有效。如果PCI9052没有循环运行,它断开LHOLDA,调用控制外部请求。1【中文 2700 字】PCI 1.1 公司和产品背景PLX 技术公司是以高 性 能 硅 片 和 软 件 设计为主导的通信公司。P LX 的 解 决方 案 通 过 将 高 性 能 硅 片 、 硬 件 和 软 件 设 计 工 具 以 及 合 作 伙 伴 的 完 整 结 合 ， 为我 们 的 客 户 提 供 了 竞 争 优 势 。 这 些 创 新 的 解 决 方 案 可 使 客 户 所 开 发 的 设 备 具有 业 内 领 先 的 性 能 、 可 伸 缩 性 以 及 可 靠 性 。PLX PCI I/O 加速数芯片和 I/O 处理器设备被设计在各种各样的嵌入 PCI 通信系统,包括切换,路由器、媒体网关、存取多重通道,和远程存取集中器。PLX 客户包括许多主导的通讯设备公司,包括 3Com, CISCO 系统、Compaq 计算机、Ericsson、惠普、英特尔、IBM 、Lucent 技术、Marconi, Nortel 网络和西门子。自 1994 年以来，PLX 开发了以工业标准的 PCI 的产品。PLX 总部设在位 于 美 国 加 利 福 尼 亚 州 的桑 尼 维 尔 ，在 英国，中 国 和 日 本 设 有 办 事 处 。1.2 概述PCI9052 提供了一个高性能的 PCI 总线目标接口（从设备接口） 。9052 直接连接PCI 总线和局部总线（Local bus） ，并且也允许相对慢速的设备通过 9052 连接到具有 132MB/s 焠发传送方式的高速的 PCI 总线上。PCI9052 可以通过编程直接连接复用或非复用的 8 位、16 位或 32 位局部总线。8 位和 16 位模式通过 9052 可以非常容易地由 ISA 转换成 PCI 的设计。PCI9052 包含读和写 FIFO，用来将 32 位宽 33MHz 的 PCI 总线与有可能总线宽度比它窄或总线速度比它慢的局部总线进行匹配。9052 有最大 5 个局部地址空间和 4个片选支持。1.3 PCI 9052 主要功能兼容：9052 芯片与 PCI 协议 V2.1 版兼容，支持低开发成本的从模式适配设备，该芯片支持从 ISA 适配卡向 PCI 适配卡转换。直接从（目标）数据传送模式：PCI9052 支持从 PCI 总线到局部总线的焠发存储器映射空间的传送和 I/O 访问。读和写 FIFO 允许在 PCI 和局部总线之间的高性能焠发。PCI 总线允许焠发，这样局部总线能被设置成焠发或持续单周期数据传送模式。2ISA 接口方式逻辑：PCI9052 支持唯一循环的读/写 8 位和 16 位内存和 I/O 从PCI 总线访问到 ISA 接口。参考第 5 部分， “ISA”学会如何的接口方式使用 PCI 9052 在 ISA 接口方式。中断产生器：PCI9052 能从两个局部总线中断输入端产生一个 PCI 中断。时钟：PCI9052 局部总线接口的运行需要一个局部时钟来产生所需的内部时钟。此时钟异步于 PCI 时钟，允许局部总线运行在一个独立于 PCI 时钟的速率。此 PCI总线时钟（BCLKO）的缓冲可以连接到局部总线时钟端（LCLK） 。可编程的局部总线配置：PCI9052 支持 8 位、16 位或 32 位局部总线，它们可以是复用或非复用。PCI9052 有 4 个字节允许（LBE3：0#）信号，26 条地址线（LA27：2） ，和 32 位、16 位、8 位数据线（LAD31：0） 。先读模式：PCI9052 支持先读模式，CPU 能从代替局部边的 PCI9052 内部 FIFO预先读数据。地址必须是早先地址的接下来的地址，并且必须是 32 位边界（即下一个地址=当前地址+4） 。总线驱动：所有控制地址和数据信号由 PCI9052 产生直接驱动 PCI 和局部总线，不用外部驱动。串行 EEPROM 接口：PCI9052 包含一个 EEPROM 接口，用来存储局部配置信息。EEPROM 被用来配置 PCI9052 到 ISA 接口模式中也是必须的。注:序列 EEPROM 必需当 ISA 界面模式被选择。4 个局部片选：PCI9052 提供 4 个片选，每个片选的基地址和范围被编程成独立的由 EEPROM 或主机。5 个局部地址空间：每个局部地址空间的基地址和范围被由 EEPROM 或主机编程定义为唯一的。支持 Big/Little Endian 编码字节的转换：PCI905 支持 Big/Little Endian 编码字节的转换。PCI 9052 也支持 Big Endian 字节转换模式改当前字或字节在 16 位或 8 位局部总线之间。局部总线等待状态：插入 LRDY#（局部准备好输入信号）握手信号能产生几个等待状态，PCI9052 也有一个内部等待状态产生器（R/W 地址到数据，R/W 数据到数据，和 R/W 数据到地址） 。读/写延迟和写循环：读和写寄存器(RD#和 WR#)规定期限能独立被编程为各个局部地址空间。在寄存器对数据等候状态期间，RD#和 WR#寄存器主张在开始循环可能选项被延迟。书写循环选择扩大数据有效期为另外的时钟周期在 WR#寄存器的读3取。可编程预取计数器：局部总线预取计数器能被编程为 0（无预取） 、4、8、16 或持续（预取计数器关）的预取方式。预取数据能被用来当 Cache 数据，当然需要使用连续的地址（必须为长