基于libero的数字逻辑设计仿真实验实验报告(实验5到8)

COMMENTA1不要求全部同学都做，但做了可加分。实验题目_基于LIBERO的数字逻辑设计仿真实验_1基本门电路2组合逻辑电路3时序逻辑电路4补充实验（选做）实验报告基本门电路一、实验目的1、了解基于VERILOG的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。二、实验环境LIBERO仿真软件（参考附录C）。三、实验内容1、参考附录C掌握LIBERO软件的使用方法。2、参考附录C中“一个完整的例子”，进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考附录D的设计代码、测试平台代码（可自行编程）及附录C的步骤，完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的功能仿真结果。四、实验结果和数据处理1、模块及测试平台代码清单MODULEHC00A,B,YINPUT41A,BOUTPUT41YASSIGNYAENDMODULETIMESCALE1NS/1NSMODULETESTBENCHREGA,BWIREYHC00TESTA,B,YINITIALBEGINA0B05A15B15A05B0ENDENDMODULE2、第一次仿真结果。（将相关窗口调至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真使用相同方法处理）3、综合结果。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）4、第二次仿真结果（综合后）。回答输出信号是否有延迟，延迟时间约为多少有时间延迟，时间大约为300PS。5、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，延迟时间约为多少分析是否有出现竞争冒险。有时间延迟，时间大约为500PS。五、基于实验箱的数字逻辑设计实验参考附录F1的门电路核心板引脚对应表，在FPGA板上验证设计结果。组合逻辑电路一、实验目的1、了解基于VERILOG的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。二、实验环境LIBERO仿真软件（参考附录C）。三、实验内容1、参考附录C掌握LIBERO软件的使用方法。2、参考附录C中“一个完整的例子”，进行针对74系列组合逻辑电路的设计，并完成相应的仿真实验。3、参考附录D的设计代码、测试平台代码（可自行编程）及附录F的步骤，完成74HC283、74HC85、74HC138、74HC148、74HC153相应的设计、综合及仿真。4、记录74HC85的综合结果，以及相应的功能仿真结果。测试平台的测试数据要求进行比较的A、B两数，分别为本人学号的末两位，如“89”，则A数为“1000”，B数为“1001”。若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）；若两数不等，则需增加一对取值情况，验证A、B相等时的比较结果。四、实验结果和数据处理1、模块及测试平台代码清单/HC85VMODULEHC_85A3,A2,A1,A0,B3,B2,B1,B0,QAGB,QASB,QAEB,IAGB,IASB,IAEBINPUTA3,A2,A1,A0,B3,B2,B1,B0,IAGB,IASB,IAEBOUTPUTQAGB,QASB,QAEBREGQAGB,QASB,QAEBWIRE30DATAA,DATABASSIGNDATAA0A0ASSIGNDATAA1A1ASSIGNDATAA2A2ASSIGNDATAA3A3ASSIGNDATAB0B0ASSIGNDATAB1B1ASSIGNDATAB2B2ASSIGNDATAB3B3ALWAYSDATAADATABBEGINIFDATAADATABBEGINQAGB1QASB0QAEB0ENDELSEIFDATAADATABBEGINQAGB0QASB1QAEB0ENDELSEIFIAGBQASB0QAEB0ENDELSEIFIAGBQASB1QAEB0ENDELSEIFIAEBBEGINQAGB0QASB0QAEB1ENDBEGINIFDATAADATABIFIAGBQASB0QAEB0ENDIFIAGBQASB1QAEB0ENDENDENDENDMODULE/TESTBENCHVTIMESCALE1NS/1NSMODULETEST_HC_85REGA3,A2,A1,A0,B3,B2,B1,B0REGIAGB,IASB,IAEBWIREQAGB,QASB,QAEBINITIALBEGINA30REPEAT2020A3RANDOMENDINITIALBEGINA20REPEAT2020A2RANDOMENDINITIALBEGINA10REPEAT2020A1RANDOMENDINITIALBEGINA00REPEAT2020A0RANDOMENDINITIALBEGINB30REPEAT2020B3RANDOMENDINITIALBEGINB20REPEAT2020B2RANDOMENDINITIALBEGINB10REPEAT2020B1RANDOMENDINITIALBEGINB00REPEAT2020B0RANDOMENDINITIALBEGINIAGB0REPEAT1040IAGBRANDOMENDINITIALBEGINIASB0REPEAT1040IASBRANDOMENDINITIALBEGINIAEB0REPEAT1040IAEBRANDOMENDHC_85TESTHC85A3A3,A2A2,A1A1,A0A0,B3B3,B2B2,B1B1,B0B0,IAGBIAGB,IASBIASB,IAEBIAEB,QAGBQAGB,QASBQASB,QAEBQAEB,INITIALBEGIN400FINISHENDENDMODULE2、第一次仿真结果3、综合结果4、第二次仿真结果（综合后）。回答输出信号是否有延迟，延迟时间约为多少有时间延迟，时间大约为400600PS。5、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，延迟时间约为多少分析是否有出现竞争冒险。存在竞争冒险，有延迟时间，时间约为500PS。五、基于实验箱的数字逻辑设计实验参考附录F2的组合电路核心板引脚对应表，在FPGA板上验证设计结果。时序逻辑电路一、实验目的1、了解基于VERILOG的时序逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。二、实验环境LIBERO仿真软件（参考附录C）。三、实验内容1、参考附录C掌握LIBERO软件的使用方法。2、参考附录C中“一个完整的例子”，进行针对74系列时序逻辑电路的设计，并完成相应的仿真实验。3、参考附录D的设计代码、测试平台代码（可自行编程）及附录F的步骤，完成74HC74、74HC112、74HC161、74HC194相应的设计、综合及仿真。4、选择讲义76中任意一个实例，在LIBERO中实现一遍并记录结果。四、实验结果和数据处理1、模块及测试平台代码清单/74HC74VMODULEHC74D1,D2,CP1,CP2,RD1N,RD2N,SD1N,SD2N,Q1,Q2,Q1N,Q2NINPUTD1,D2INPUTRD1N,SD1N,CP1INPUTRD2N,SD2N,CP2OUTPUTQ1,Q1N,Q2,Q2NREGQ1,Q2ASSIGNQ1NQ1ASSIGNQ2NQ2ALWAYSPOSEDGECP1BEGINIFRD1NQ10ELSEIFSD1NQ11ELSEQ1D1ENDALWAYSPOSEDGECP2BEGINIFRD2NQ20ELSEIFSD2NQ21ELSEQ2D2ENDENDMODULE/TESTBENCH_74HC74VTIMESCALE1NS/1NSMODULETESTBENCH_74HC74REGD1,D2,RD1N,RD2N,CP1,CP2,SD1N,SD2NWIREQ1,Q2,Q1N,Q2NINITIALBEGINCP10ENDPARAMETERCLOCK_PERIOD20ALWAYSCLOCK_PERIOD/2CP1CP1INITIALBEGINCP20ENDALWAYSCLOCK_PERIOD/2CP2CP2INITIALBEGIND10REPEAT2020D1RANDOMENDINITIALBEGIND20REPEAT2020D2RANDOMENDINITIALBEGINRD1N0REPEAT2020RD1NRANDOMENDINITIALBEGINRD2N0REPEAT2020RD2NRANDOMENDINITIALBEGINSD1N0REPEAT2020SD1NRANDOMENDINITIALBEGINSD2N0REPEAT2020SD2NRANDOMENDHC74TESTBENCH_74HC74CP1CP1,CP2CP2,D1D1,D2D2,RD1NRD1N,RD2NRD2N,SD1NSD1N,SD2NSD2N,Q1Q1,Q1NQ1N,Q2Q2,Q2NQ2NINITIALBEGIN400FINISHENDENDMODULE2、第一次仿真结果3、综合结果4、第二次仿真结果（综合后）有延迟时间，时间大约为300PS。5、第三次仿真结果（布局布线后）有延迟时间，时间大约为600PS。五、基于实验箱的数字逻辑设计实验参考附录F3的时序电路核心板引脚对应表，在FPGA板上验证设计结果。补充实验1一、实验目的1、了解基于VERILOG的时序逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。二、实验环境LIBERO仿真软件（参考附录C）。三、实验内容1、参考附录C掌握LIBERO软件的使用方法。2、参考附录C中“一个完整的例子”，进行针对74系列时序逻辑电路的设计，并完成相应的仿真实验。3、设计一个七段数码显示译码器（可参考讲义P54），完成相应的设计、综合及仿真，在LIBERO中实现一遍并记录结果。四、实验结果和数据处理1、模块及测试平台代码清单/SYIMAVMODULEMAYIA,B,C,D,Y1,Y2,Y3,Y4,Y5,Y6,Y7INPUTA,B,C,DOUTPUTY1,Y2,Y3,Y4,Y5,Y6,Y7ASSIGNY1DBCASSIGNY2CBASSIGNY3CBAASSIGNY4DCASSIGNY5CASSIGNY6CCASSIGNY7CCENDMODULE/TESTBENCHVTIMESCALE1NS/1NSMODULETESETYIMAREGPA,PB,PC,PDWIREPY1,PY2,PY3,PY4,PY5,PY6,PY7MAYIUIPA,PB,PC,PD,PY1,PY2,PY3,PY4,PY5,PY6,PY7INITIALBEGINPD0PC0PB0PA010PA110PB1PA010PA110PC1PB0PA010PA110PB1PA010PA110PD1PC0PB0PA010PA1ENDENDMODULE2、第一次仿真结果3、综合结果4、第二次仿真结果（综合后）有延迟时间，时间约为400PS。5、第三次仿真结果（布局布线后）有延迟时间，时间约为500PS。五、基于实验箱的数字逻辑设计实验将程序烧录到FPGA板上，并在FPGA板上验证设计结果。补充实验2一、实验目的1、了解基于VERILOG的时序逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。二、实验环境LIBERO仿真软件（参考附录C）。三、实验内容1、参考附录C掌握LIBERO软件的