interleaver译码器的设计与实现 ic课程设计报告

1A1ICA2A0A3A4A6A7A5数字部分INTERLEAVER译码器的设计与实现姓名学号班级院系电子系专业微电子与固体电子学同组人姓名2目录1原理与系统设计错误未定义书签。2模块设计错误未定义书签。21时序控制模块错误未定义书签。22内存接口模块错误未定义书签。23译码器模块错误未定义书签。3综合后的整体电路图错误未定义书签。4源码与注释错误未定义书签。5心得体会与建议错误未定义书签。1原理与系统设计由于符号交织为块交织，所以必须需要大量的存储单元。在设计中我们采用两个长度为2048、数据宽度为1位的单口RAM进行读写，以保证解交织输出数据能连续不断的进行。当左RAM区进行写操作时，右RAM区正进行读操作；反之也是如此。这样就保证了能连续不断地处理数据。图5中的地址发生模块主要功能是产生读地址和写地址，读写地址分别送入到地址切换模块，在读写控制线的控制下，使得左RAM区和右RAM区一个处于读数据状态时，另一个处于写数据状态。在符号交织过程中，根据Q产生相应的排列函数HQ,输出就由HQ顺G5219读出位G13634G990的输入数据。解符号交织时，G6238读写G4557换过G7481G2375G2499。G7512G17908一个模1512的计数G3132，在G8611一个1512G5502G10627过程中，地址产生G3132顺G5219生G611611位的地址HG708QG709。符号解交织时，以HG708QG709作为RAM的写地址，G6238输入数据G6365G5219写入RAM。计数G3132A8A9A8A9A8A10A11A12A13A14A15A16A17A14A15A18A19A20A21A22A23A24A25A26A27A28A29A30A31RRA32A33A34A35A21A33A36A37A21A23A22A23A23A38A39A40A41A42A43A44A45A46A47A48A49A50A51A52A53A54A55A56A57A58A59A60A49A61A62A63A64A65A66A67A68A69A70A66A71A72A67A68A69A70A66A71A72A67A68A69A70A66A73A67A68A69A70A66A73A67A68A69A70A74A75A76A77A69A70A75A76A77A78A79A80A81A69A70A79A80A74A75A76A77A69A70A74A75A76A69A70A82A83A84A85A86A87A86A87A82A83A84A85A86A87A85A86A87A45A88A89A54A55A90A91A56A92A93A49A61A94A95G93971512时，产生一个左右RAM切换G1461号，G5194G17902G11705时G5219控制模块G5332G3999G6365RAM中存储的地址G5332G3999读G2030G2030写入数据的左G708右G709RAM，G1889G6238数据顺G5219读出，这样就得到了G994符号交织的输入相G2528的数据，G1186G13792G4466G10628了符号解交织。G990G17860解交织模块中，地址发生和控制切换是G19602G9869。为了G12628G2282设计，我们采用了一G12193G12628单G7143行，G5194G1000G2499G19764的G7053G8873G7481G4466G10628读地址G11733的生G6116G726G7609G15932G8873。如图2G164所G12046G726输出地址口数据11时钟清零片内ROM1512计数器读地址A45A96A97A98A99A100G6238地址G11733G20056G1820存到一块RG50M中，当RG50M的地址输入G12483输入0，1，2，G22，G2581511顺G5219地址时，RG50M的数据输出G12483就产生出RAM读G2474所需要的地址G5219列。这G18336我们采用一块长度为2048，数据宽度为11位的RG50M。G14279于读地址G11733的生G6116G2029用G20652G13435G16833A101G16340G4466G10628。用G20652G13435G16833G16340G6238地址G11733G6365G10043G7003G1226的G7696G5347输出到存储G3132的G2033G3999G2282G7003G1226G85G82G80G17G76G81G73G5194设G13634此RG50M的G2033G3999G2282G7003G1226为G85G82G80G17G76G81G73G2375G2499。G13792写地址的产生，G2494需G7512G17908一个模为1512的计数G3132G2375G2499。当计数G3132G93971512时，产生一个左右RAM切换G1461号，G5194G17902G11705时G5219控制模块G5332G3999G6365RAM中存储的地址G5332G3999读G2030G2030写入数据的左G708右G709RAM。G13475过符号解交织模块G2530出G7481的数据宽度为V，为了进行下一G8505的G8616G10317解交织，需要G5353入G5194G1030G17728换模块，使得G8616G10317解交织G2499以处理G8616G10317G8981。2模块设计由解交织G3132设计的G2419理G2499G11705，解交织G3132由G1128个模块G7512G6116G726时G5219控制模块，符号解交织地址产生模块，符号解交织存储模块，位解交织地址产生模块和位解交织存储模块。设计过程中使用G57HG39G47G16833G16340G4557G2520模块进行G13546程，G8886G5430G1235G11507过程使用MG68G91G14G83G79G88G86G26610G170,使用G54G92G81G83G79G76G70G76G87G92G51G85G82G26G17G25进行G13520G2524。21时序控制模块2G7141G7141模块G12046G5859图时时时时序序序序控控控控制制制制模模模模块块块块CLK_INC1C2CN1CN2CN311372G7141G7142输入输出G6563G17860输入G726G70G79G78G66G76G81，G6521入G13007G13491时G19059，作为G1881G18108模1512计数G3132和模G25计数G3132的时G19059。输出G726G701，模1512计数G3132的进位输出，当计数G3132计G9397一G8437时，G701翻G17728一G8437；G702，模12G25计数G3132的进位输出，当计数G3132计G9397一G8437时，G702翻G17728一G8437，因为模12G25计数G3132的时G19059是基准时G19059的G25倍，所以G702G4466际G990是G265G25个时G19059周期翻G17728一G8437；A102G70G811，模1512计数G3132的输出，数据宽度为11位，输出范围为0到1511；G70G812，模G25计数G3132的输出，数据宽度为G22位，输出范围为0到5；G70G81G22，模12G25计数G3132的输出，数据宽度为G26位，输出范围为0到125。2G7141G714G22G8886G5430G1235G115072G7141G7144时G5219、逻辑分析由以G990G1235G11507G8886G5430G2499以看出G726模1512计数G3132和模G25计数G3132采用的是G13007G13491基准时G19059，G13792模12G25计数G3132的时G19059周期G2029是基准时G19059周期的G25倍。这样G13475过G265G25个基准时G19059周期，模12G25计数G3132才计G9397一G8437，输出G702才翻G17728一G8437。G13475过1512个G3999终周期，模1512计数G3132计G9397一G8437，其进位输出G701翻G17728一G8437。该模块的最大延时为11G170G81G86。2G7141G7145寄存G3132传输G13435电路G2419理图A103UN1_BUN16_BUN1_AUN5_B13C1UN20_BC2UN2_C17B_32101UN6_A111CN220C_36101A_3301A_38501A_31001CN360CN1100CN36060CN22020CN1100100C2C1CLK_IN2136171028573911012012345601234567891020131QDEQDE60171122100100111120Q20D2016610683036850000110060Q60D60E100Q100D100A104A105A106A107A108A109A110A111A112A113A114A115A116A117A118A1193综合后的整体电路图4源码与注释A120A121A1