加法器的设计

加法器的设计Tag内容描述：<p>1、实 验 报 告课程名称 电子设计自动化实验（基于FPGA）实验项目 加法器、减法器的设计 实验仪器 计算机 + Quartus 9.1系 别 信息与通信工程学院 专 业 通信工程 班级/学号 学生姓名 实验日期 2012、5 成 绩 _______________________指导教师 _______________________加法器、减法器的设计完成一个8位二进制带符号数的加减电路设计。设计要求如下：通过拨码开关输入两组8位二进制数，最高位为符号位，0表示正数，1表示负数，其余位表示二进制数值。用一按键对加、减方式进行控制，0表示加，1表示减。输出用四位LED数码管显示BCD码。其中LED。</p><p>2、实验十二 加法器的设计与仿真一、实验内容1在Quartus II中用逻辑图和VHDL语言设计全加器；2利用设计的全加器组成串行加法器；3用逻辑图和VHDL语言设计并行加法器。二、电路要求全加器的逻辑图；用VHDL语言设计全加器；三、电路功能介绍1全加器用途：实现一位全加操作逻辑图真值表XYCINSCOUT0000000110010100110110010101011100111111VHDL程序数据流描述：波形图2四位串行加法器逻辑图波形图374283：4位先行进位全加器（4-Bit Full Adder）逻辑框图逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：A1/A3对。</p><p>3、数字电子技术基础 综合性实验 设计题目 一位加法器的设计 班级 电力实1102 组员 尹献杰 庞 曼 蓝 峥 王雪松 孙永健 李卓桁 一 课程设计的目的 1 通过本次课程设计 熟悉相关逻辑器件的使用 掌握组合逻辑电路的设计方。</p>