数字钟-数电课程设计.doc

课课 程程 设设 计计 报告报告 题目题目 数字钟数字钟- -数电课程设计数电课程设计 2011-20122011-2012 第一学期第一学期 班班 级级 姓姓 名名 学学 号号 指导教师指导教师 单单 位位 年年 月月 日日 - 1 - 前言前言 20 世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎 渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的 提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越 快。 时间对人们来说总是那么宝贵，工作的忙碌性和繁杂性容易使人忘记当前的时 间。忘记了要做的事情，当事情不是很重要的时候，这种遗忘无伤大雅。但是， 一旦重要事情，一时的耽误可能酿成大祸。例如，许多火灾都是由于人们一时 忘记了关闭煤气或是忘记充电时间。尤其在医院，每次护士都会给病人作皮试， 测试病人是否对药物过敏。注射后，一般等待 5 分钟，一旦超时，所作的皮试 试验就会无效。手表当然是一个好的选择，但是，随着接受皮试的人数增加， 到底是哪个人的皮试到时间却难以判断。所以，要制作一个定时系统。随时提 醒这些容易忘记时间的人。 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表 原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定 时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的 自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩 大其应用，有着非常现实的意义。 - 2 - 目录目录 一、一、 设计目的设计目的.- 3 - 二、二、设计要求设计要求- 3 - 2.1 设计指标.- 3 - 2.2 设计要求.- 3 - 2.3 制作要求- 3 - 2.4 编写设计报告- 3 - 三、三、各单元电路设计各单元电路设计- 4 - 3.1 工作原理- 4 - 3.2 原理框图- 4 - 3.3 振荡器- 5 - 3.3.1 由石英晶体振荡器构成的 1hz 秒脉冲信号.- 5 - 3.4 时间计数器电路 .- 6 - 3.4.1 秒计数器的设计.- 6 - 3.4.2 分计数器的设计.- 7 - 3.4.3 时计数器电路.- 8 - 3.5 译码驱动及显示单元的设计- 9 - 3.6 校时电路- 9 - 3.7 整点报时电路- 10 - 3.7.1 论证- 10 - 3.7.2 实现- 10 - 四、四、总电路设计总电路设计- 12 - 五、五、元件清单元件清单- 12 - 六、六、课程设计体会课程设计体会- 13 - 七、七、参考文献参考文献- 14 - - 3 - 一、一、 设计目的设计目的 1、熟悉集成电路的引脚安排； 2、掌握各芯片的逻辑功能及使用方法； 3、了解数字钟的组成及工作原理； 4、熟悉数字钟的设计与制作； 5、熟悉 protel99 se 软件的操作； 二、二、 设计要求设计要求 2.1 设计指标设计指标 时间以 24 小时为一个周期；能显示时，分，秒； 有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； 计时过程具有报时功能，当时间到达整点前 10 秒进行蜂鸣报时； 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。 2.2 设计要求设计要求 画出电路原理图(或仿真电路图)； 元器件及参数选择； 2.32.3 制作要求制作要求 自行装配和调试，并能发现问题和解决问题； 2.42.4 编写设计报告编写设计报告 写出设计与制作的全过程，附上有关资料和图纸，有心得体会。 - 4 - 三、三、各单元电路设计各单元电路设计 3.13.1 工作原理工作原理 数字钟是一个将“ 时” ， “分” ， “秒”显示于人的视觉器官的计时装置。它 的计时周期为 24 小时，显示满刻度为 23 时 59 分 59 秒，另外应有校时功能和 报时功能。因此，一个基本的数字钟电路主要由译码显示器、 “时” ， “分” ， “秒” 计数器、校时电路、报时电路和振荡器组成。干电路系统由秒信号发生器、 “时、 分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。秒信号产 生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振 荡器加分频器来实现。将标准秒信号送入“秒计数器” ， “秒计数器”采用 60 进 制计数器，每累计 60 秒发送一个“分脉冲”信号，该信号将作为“分计数器” 的时钟脉冲。 “分计数器”也采用 60 进制计数器，每累计 60 分钟，发出一个 “时脉冲”信号，该信号将被送到“时计数器” 。 “时计数器”采用 24 进制计时 器，可实现对一天 24 小时的累计。译码显示电路将“时” 、 “分” 、 “秒”计数器 的输出状态由七段显示译码器译码，通过六位 led 七段显示器显示出来。整点 报时电路时根据计时系统的输出状态产生一个脉冲信号，然后触发音频发生器 实现报时。校时电路时用来对“时” 、 “分”显示数字进行校对调整的。 数字电子钟由振荡器、分频器 计数器、译码显示、报时等电路组成。其中 振荡器和分频器组成标准秒信号发生器，由不同进制的计数器、译码器和显示 器组 成计时系统。秒信号送入计数器进行计数，把累加的结果 以时， 、 分， 、 秒的数字显示出来。 时显示由 24 进制 计数器、译码器、显示器构成， 分 、 秒显示分别由 60 进 制计数器、译码器、显示器构成。可进行整点 报时，计时出 现误差时，可以用校时电路校时、校分。 3.23.2 原理框图原理框图 - 5 - 时显示器分显示器秒显示器 秒译码器分译码器时译码器 时计时器分计时器秒计时器 校时电路校分电路分频器振荡器 报时器 1-1 原理框图 3.33.3 振荡器振荡器 振荡器产生的时基信号通常频率都很高，要使它成为能用过来计时的“秒” 信号，需由分频器来完成。分频器的级数和每级的分频次数要根据时基频率来 决定。例如，目前石英电子钟多采用 32768hz 的时标信号，将此信号经过 15 级 即可得到周期为 1s 的“秒”信号。也可选用其他频率的时基信号，确定好分频 次数后再选选择合适的集成电路。 3.3.13.3.1 由石英晶体振荡器构成的由石英晶体振荡器构成的 1hz1hz 秒脉冲信号秒脉冲信号 石英晶体振荡器产生的 32768hz 时标信号进行 15 分频。选用 14 为二进制 计数器分频器 cmos 集成电路 cc4060，由它可以得到 14 分频的信号。再将 ttl 集成电路 74ls74 双 d 触发器钟的一个触发器结成计数器型，完成第 15 级分频， 即可得到周期为 1s 的冲信号。 振荡器与分频器连接电路和 cc4060 引脚排列下图： - 6 - q9 13 q5 5 q4 7 q6 4 q10 15 q12 1 q7 6 gnd 8 q13 2 q8 14 q14 3 clk0 10 clk0 9 rst 12 clk1 11 vdd 16 hcc4060bf cc4060列列列列列 图 3-1cc4060 引脚排列 图 3-2 cc4060 组成的振荡器与分频器连接 电路 3.43.4 时间计数器电路时间计数器电路 时间计数器电路由秒个位和秒十位计数器，分个位和分十位计数器及时个 位和时十位计数器电路构成，其中秒个位和秒十位计数器，分个位和分十位计 数器均为 60 进制计数器，而根据设计要求，时个位和时十位计数器为 24 进制 计数器。这些计数器电路都可以由中规模集成计数器 74ls90 来实现。 3.4.13.4.1 秒计数器的设计秒计数器的设计 秒信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了时信号 发生器和分信号发生器的精度。 “秒”计数器为 60 进制计数器。实现此 100 模 数的计数器是由两片中规模集成计数器 74ls90 构成的。首先分别将两片 - 7 - 74ls90 设置成 10 进制加法计数器。即将两片的 74ls90 的置数端 r0 和 r9 都接 地，将 ina 端接到 qa 端，以 qd 为进位输出端，则构成了 10 进制加法计数器。 再将其中一片 74ls90 计数器的进位输出端 qd 接到另一片 74ls90 的进位输入端 ina 端。如此，两片计数器最大的即可实现 100 进制的计数器。接下来，利用 74ls90 的反馈置数的方法实现 60 进制。74ls90 属于异步置数，所以计数器输 出“2qd2qc2qb2qa、1qd1qc1qb1qa=0110、0000”时，通过置数脉冲使计数器清 零，也就是此时 qb，qc 发出置数脉冲送至清零端 r0，则 r0 使计数器清零。 “秒”计数器电路图如图所示。 图 3-3 秒计数器电路 3.4.23.4.2 分计数器的设计分计数器的设计 “分”计数器也是 60 进制计数器。同“秒”计数器一样是由两片中规模集 成计数器 74ls90 构成。将两片 74ls90 按同秒计数器的方法先接成 10 进制加法 计数器，再按“秒”计数器电路的方法连接就可实现 100 进制的计数器。再用 同“秒”计数器的方法实现 60 进制。其电路图同“秒”计数器电路图。如下图 所示。 - 8 - 图 3-4 分计数器电路 3.4.33.4.3 时计数器电路时计数器电路 时计数器是 24 进制计数器。实现此模数的计数器也是由两片中规模集成计 数器 74ls90 构成。同“分” 、 “秒”计数器一样，先将两片计数器 74ls90 连接 成 24 进制的加法计数器，再把两片计数器 74ls90 用“秒”计数器的方法接成 可实现 100 进制的计数器。当计数器状态为 “2qd2qc2qb2qa、1qd1qc1qb1qa=0010、0100”时，要求计数器归零。通过 2qb、1qc 送出的置数脉冲使两片计数器 74ls90 同时清零，这样就构成了 24 进 制计数器。 “时”计数器电路图如图所示。 - 9 - 图 3-5 时计数器电路 3.53.5 译码驱动及显示单元的设计译码驱动及显示单元的设计 计数器实现了对时间的累计以 8421bcd 码形式输出，为了将计数器输出的 8421bcd 码显示出来，需用显示译码电路将计数器的输出数码转换为数码显示 器件所需要的输出逻辑和一定的电流，一般这种译码器通常称为 7 段译码显示 驱动器，4511 驱动显示电路连接图如下图所示。 图 3-6 译码显示电路 3.63.6 校时电路校时电路 校时电路是数字电路不可缺少的部分，每当数字钟与时间不符时我们都要 进行校时。s1、s2 分别是时校时和分校时开关，不校时时 s1、s2 是闭合的。 当校正时位时需要把 s1 开关打开，然后用手拨动 s3 开关，来回拨动一次就能 使时位增加 1，可以根据需要来拨动开关次数，校正完毕后把 s1 开关闭上。校 正分时和校正时的方法一样。其电路图如下： - 10 - 图 3-7 校时电路 3.73.7 整点报时电路整点报时电路 3.7.13.7.1 论证论证 整点报时是最基本的功能之一。此电路要求每当“分”和“秒”计数器计 到 59 分 50 秒时，使自动驱动音响电路，在 10s 内自动发出 5 次响声。要求每 隔 1s 响一次，每次持续时间为 1s，共响 5 次，并且前 4 次为低音，最后一响 为高音，此时计数器正好为整点（“0”分“0”秒） 。 3.7.23.7.2 实现实现 整点报时电路见下图，包括控制电路和音响电路两部分。 - 11 - 图 3-8 报时电路 第一部分为控制门电路部分。当“分”和“秒”计数器到 59 分 50 秒时， 从 59 分 50 秒到 59 分 59 秒之间，只有“秒”个位在计数，而“秒”的十位， “分”的个位， “分”的十位中 c=qc4=qa4=qd3=qa3=qc2=qa2=1 不变。将它们相 与，即 c=qc4qa4qd3qa3qc2qa2 作为控制信号，去控制门 u3a 和门 u4a。在每小 时的最后 10s 内 c=1。门 u3a 输入端加有频率 2084hz 的信号 b（可取自分频器 cc4060 的 q4 端） ，同时又受 qd1 和 qa1 的控制，即 c 在 59s 时，qd1qa1=1，门 u4a 被关闭，门 u3a 打开，b 信号通过们 u3a；门 u4a 输入端加有频率 1024hz 的信号 a（可取自分频率 cc4060 的 q5 端） ，同时又受非 qd1 和 qa1 的控制，即 c 在 51s、53s、57s 时，非 qd1qa1c=1，门 u3a 被关闭，门 u4a 打开，4 信号通 过门 u4a.则 z=qd1qa1cb+非 qd1qa1ca，即可实现前四响为 1024hz 的低声，后 一响为 2048hz 的高音，最后一响完毕正好整点。 第二部分为音响电路部分。该电路选用射及跟随器，推动扬声器发生。三 极管选用高频小功率 3dg4，三极管基极串联 2k 限流电阻是为了防止电流过大 - 12 - 烧坏扬声器。报时所需的 2048hz 和 1024hz 音频信号，分别取自音频电路。 四、四、 总电路设计总电路设计 图 4-1 总电路图设计 五、五、元件清单元件清单 多功能数字钟主体电路元器件清单多功能数字钟主体电路元器件清单 序号元器件名称规格型号数量 1 适应晶体振荡器 3276hz1 2 十进制计数器 cc45183 3 共阴极七段译码驱动器 cc45116 - 13 - 4 四 2 输入与非门 74ls906 5 非门 dm74ls044 6 双 4 输入与非门 74ls202 7 14 为二进制