2011年全国大学生电子设计竞赛E题简易数字信号传输性能分析仪.doc

简易数字信号传输性能分析仪(E题)摘要 本作品主要由以下几个模块组成：数字信号发生器、伪随机信号发生器、低通滤波器、加法器、比较器、数字信号分析电路。用硬件实现低通滤波器，加法器及部分数字信号分析电路。使用FPGA来完成数字信号发生器和伪随机信号发生器信号的产生及其部分数字信号分析电路，并且能够用示波器来显示正确的信号眼图。关键词 数字信号传输性能分析 低通滤波 加法器 锁相 同步 FPGA 1. 方案论证与比较方案一：数字信号发生采用FPGA来产生，这样能保证产生的信号频率步进可调，产生一定频率的方波能满足后面电路的需求;且能产生所要求的V1和它的同步信号V1-CLOCK；信号处理部分采用压控电压源二阶低通滤波器即可,通带增益满足要求在0.24范围内可调且能保证信号不失真；为了满足伪信号的幅度可调，可经过分压电路使其达到要求；两信号的混合，经过加法器和反相比例放大器使其输出；后面的信号分析电路采用AD8011芯片来实现，但这样做的话效果不是很好，不容易达到理想的效果。 方案二：数字信号发生采用FPGA来产生，这样能保证产生的信号频率步进可调，产生一定频率的方波能满足后面电路的需求;且能产生所要求的V1和它的同步信号V1-CLOCK；信号处理部分采用压控电压源二阶低通滤波器即可,通带增益满足要求在0.24范围内可调且能保证信号不失真；为了满足伪信号的幅度可调，可经过分压电路使其达到要求；两信号的混合，经过加法器和反相比例放大器使其输出；后面的信号分析电路采用低通滤波器和比较器来实现，低通出来的V4送给示波器，同样经过比较器送给FPGA通过锁相使其产生V4的同步信号V4-syn；这样就能在示波器上观察到较明显的眼图。方案中使用的集成芯片采用NE5532和LM311；NE5532放大倍数高，而且有很宽的截止频率，这样保证了题目要求；LM311做成的比较器，可以自己调节门限电压，使其能很好的滤掉噪声，分析后能产生较为明显的图形。这种方法优点电路集成度高、控制方便、可靠性好、易于准确自动控制增益。2理论分析与计算2.1 低通滤波器设计由于要求每个滤波器带外衰减不少于40dB每十倍频，所以采用压控电压源二阶低通滤波器即可,通带增益要求为0.24范围内可调，即使放大倍数为11.58内可调，利用运放反向端接地的滑线变阻器可达到此要求。压控电压源二阶低通滤波器传递函数：，其中，所以当截止频率为100KHz时，可采用1K电阻和1600pF的电容组成滤波网络，用104的电位器调节其幅度；截止频率为200KHz时采用1K电阻和800pF的电容组成滤波网络，用104的电位器调节其幅度；截止频率为500KHz时采用1K电阻和320pF的电容组成滤波网络，用104的电位器调节其幅度。2.2 m序列数字信号m序列是目前广泛应用的一种伪随机序列，对于一个n级反馈移位寄存器来说，最多可以有2n 个状态，对于一个线性反馈移位寄存器来说，全“0”状态不会转入其他状态，所以线性移位寄存器的序列的最长周期为 2n-1。当n级线性移位寄存器产生的序列ai的周期为T= 2n-1时，称ai为n级m序列。 当反馈函数f（a1,a2,a3,an）为非线性函数时，便构成非线性移位寄存器，其输出序列为非线性序列。输出序列的周期最大可达 2n ，并称周期达到最大值的非线性移位寄存器序列为m序列。数字信号发生器产生的m序列：图1数字信号发生器产生的m序列伪随机信号发生器产生的m序列：图2伪随机信号发生器产生的m序列2.3 同步信号提取同步提取信号的方法有插入导频法和直接法两种，插入导频法是在发送有用信号的同时，在适当频率位置上插入一个或多个称为导频的正弦波；直接法则不需要专门的导频，而是设法在接收信号中直接提取同步信号。直接法又分为滤波法和锁相法，在这里我们选用锁相法。数字锁相法的提取原理是在接收端利用鉴相器比较接受码元和本地时钟产生的位同步信号的相位，若两者不一致，鉴相器会产生误差信号，并通过控制器调整位同步信号的相位，直至获得准确的位同步信号为止。2.4 眼图显示方法用一个示波器跨接在接收滤波器的输出端，然后调整示波器水平扫描周期，使其与接收码元的周期同步。这时就可以从示波器显示的图形上，观察出码间干扰和噪声的影响，从而估计出系统性能的优劣程度。以IWATSU OSCILLOSCOPE ss7802A为例，CH1接口连接V4，EXT接口连接V4syn, 通过source和coupl按钮调节成EXT +DC，然后调节示波器。图33 系统设计3.1系统组成图4 基础部分系统框图图5 发挥部分系统框图3.2第一部分低通滤波器输出的数字信号要经过下面的低通滤波器，下为压控电压源二阶低通滤波器，可满足滤波器带外衰减不少于40dB每十倍频。要求的截止频率100KHz，200K Hz，500K Hz的电路如下：图6 截止频率为100KHz的低通滤波器图7 截止频率为200KHz的低通滤波器图8 截止频率为500KHz的低通滤波器3.3 加法器 反相比例器反相求和电路参数易设计，所以采用反相求和电路，再通过反相放大1倍，即实现求和。输入电阻为10K，故负反馈电阻也用10K，所以同相输入端与地的电阻为3个10K电阻并联，为3.3K。图9 加法器及其反相比例器3.4 第二部分低通滤波器加法器输出要经过下面滤波器，这样可以滤除掉10MHz的伪随机信号（干扰噪声），为FPGA分析数字信号做初步准备。参数同第一部分低通滤波。图10 截止频率为100KHz的低通滤波器图11 截止频率为200KHz的低通滤波器图12 截止频率为500KHz的低通滤波器3.5 电压比较器求和后的信号经滤波后的，再经过下面的电压比较器，近一步将不标准的波形变为标准的脉冲波形，此脉冲波即可进入FPGA，进行提取同步信号及分析。图13 电压比较器3.6系统软件与流程图3.6.1 数字信号发生器 伪随机信号发生器图14 数字信号发生器 伪随机信号发生器的FPGA控制的总模块内部结构3.6.2 数字锁相原理数字锁相是实现位同步的一种常用的方法，其原理框图如图1所示，由晶振、分频器、相位比较器和控制器所组成。其中控制器包括图中的扣除门、附加门和“或门”。晶振产生的信号经整形电路变成周期性的脉冲，然后经控制器再送入分频器，输出位同步脉冲。若接收码元的速率为F (Baud)，则要求位同步脉冲的频率为F (Hz)，晶振的振荡频率要设计为N F (Hz)，由晶振输出经整形得到重复频率为N F (Hz)的窄脉冲，经扣除门、或门并N 次分频后得到重复频率为F (Hz)位同步信号图15 数字锁相原理框图3.6.3 位同步FPGA实现基于FPGA 的位同步系统框图如图2 所示，分频寄存器实现相位比较器、控制器功能，根据相位比较器输出结果控制分频值大小，通过不断修改可变模分频器的分频值，在功能上实现脉冲的扣除或添加。图16 基于FPGA的位同步系统框图3.6.4 数字锁相环图17 数字锁相环的FPGA控制的总模块内部结构4 测试性能总结4.1 伪随机信号输出电压100mv-3.3V电平可调；4.2 FPGA输出的数字信号