VHDL与数字系统设计.doc_第1页
VHDL与数字系统设计.doc_第2页
VHDL与数字系统设计.doc_第3页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

电子电气工程学院学生实验报告 电子信息科学与技术 专业 13 级 电信 班 S2 组 姓名 学号 课程名 VHDL与数字系统设计 指导教师 成绩 一、实验预习实验序号 2实验题目全加器的设计预习日期要求:1.实验目的;2.实验原理:3.画出实验原理图；4.实验设备；5.预习内容（该实验项目应完成内容）；6.记录表格设计一、实验目的1、熟悉利用Quartus的原理图输入方法设计简单组合电路2、掌握层次化设计的方法3、利用层次化的设计方法，设计一个8位全加器4、熟悉利用CPLD/FPGA实验开发平台进行系统设计验证。 二、实验原理QuartusII中的原理图如下图所示：三、实验设备硬件：FPGA实验开发板（主芯片是Altera的Cyclone II系列的EP2C5Q208C8N）和PC机软件：Quartus II9.0要求：1.实验步骤;2.实验数据、波形、现象的记录；3.数据分析、处理(分析、讨论实验结果，说明实验结果与理论值的比较误差；讨论实验中存在的问题与解决方法。)；4.实验操作注意事项；5.实验习题；6.心得体会。一、实验步骤（一）任务一实验步骤根据下图完成1位半加器原理图输入，并对其进行仿真，最后将其生成原理图符号。 （二）任务二实验步骤在任务一的基础上，完成八位全加器的原理图输入，完成编译、综合、适配、仿真。（三）任务三实验步骤在任务一、任务二的基础上，完成编译、引脚锁定，下载到实验箱的FPGA芯片里。二、实验数据、波形、现象记录。二、实验报告三、数据分析、处理8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。编译通过后，进行引脚锁定，键2、键1输入八位加数，从数码管1、2上可看到相应的输入；键8可看到相应的输入，从数码管7上看到两位相加的和，从D8显示进位情况四、实验操作注意事项按照实验步骤完成原理图输入、编译，编译时要注意选择器件型号。在操作时认真学习实验的步骤，在完成软件上的操作后，连接FPGA实验开发板和PC机，检查硬件的好坏，连线是否正确，再接通电源，将软件导入。五、心得体会在这一次课外实践中，我觉得自己收获不少。实践过程中，我遇到了不少问题，但是通过对课本的理解和在网上资料的查找，以及不懈的努力，锻炼了我动手实验和独立思考的能力。这次实践使自己的课本知识可以通过实验进行深一步认识，使得理论与实际相结合，加深自己对课本的理解，同时也锻炼了自己的分析理解能力。其次，对Quartus软件的使用也有了一个学习的过程，我学会了如何使用Quartus来制作逻辑电路图，实现逻辑电路的仿真，并对逻辑电路进行时序分析。然而，由于时间的关系，这次实践肯定也有一些不足的地方。但是，最起码我做了一些成果出来，我体验到了这次实践的过程。相信以后我会以更加积极的态度去对待学习，认真对待每一个实验，珍惜每一分每一秒，学到最多的知识和
人人文库> 全部分类> 毕业设计 > 毕业论文

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论