PCB布线时遵循的一些基本原则.doc

PCB布线时遵循的一些基本原则 连线要精简,尽可能短,尽量少拐弯,力求走线简单明了(特殊要求除外,如阻抗匹配和时序要求).过长的走线会改变传输线的阻抗特性,使信号的上升时间变长,从而抑制信号的最高传输频率. 避免尖角走线和直角走线,宜45走线和圆弧走线.1.增加走线的寄生电容,影响信号的完整性 2.阻抗不连续造成信号的反射 3.直角尖端易产生EMI效应 走线尽可能少换层,少打过孔(via).1.via造成阻抗不连续 2.产生寄生电容和寄生电感,影响信号完整性 3.不同的参考层影响信号回流 信号间的距离(S)尽可能增大,相邻信号层的走线宜互相垂直/0斜交/弯曲走线,避免相互平行.减少串扰和耦合造成的信号干扰. 电源线和地线的宽度尽可能宽(通常为W20). 元器件换层引线和电容的引线尽可能缩短. 优化布线.PCB布线的常见形式 单根走线(single trace) 菊花链(Daisy Chain)走线:从驱动端开始，依次到达各接收端 星形(Star)走线:通常所说的“T”点拓扑形式布线 蛇形走线:通常所说的饶线,主要目的是为了调节延时,时序匹配 S3H(S:走线平行部分的间距 H:信号与参考平面的间距) 差分走线(differential pair) 驱动端发送两个等值反相的信号,接受端通过比较这两个电压的差值来判断逻辑状态“0”或“1”,承载差分信号的那对走线称为差分走线 与传统单根走线相比的优势 抗干扰能力强 抑制EMI非常有效 时序定位精确各种角色介绍 Logic : 原理图设计, 负责具体的FUNCTION 设计, 也是比较掌握全局的人, 相当于小的EPM, 有些事情可以请Logic的人出面协调.如用料方面, 换Solution 等 SI: 负责板内高速线的阻抗, 如线宽, 线距,线长, 拓扑结构, 跨层, 如果绕线等问题须与SI 沟通. MCAD: 负责机构设计, ECAD 如果在空间上遇到和机构有冲突的, 首先和机构协商改动方案,如机构不肯退让的请EPM 出面协调. Thermal: 负责系统散热, 板内温控设计等工作(Thermal sensor 零件是由散热工程师决定它靠近那些相关零件放置，他们跟电子工程师和机构工程师沟通后，在电路图上和机构图上表示出来，有时候可能只是在电路图上标示出来，靠近什么元件放。如果你发现板子上有这些零件但却没有 任何摆放的提示或要求，这时候一定要和散热、电子和机构的工程师确认零件是否有placement的要求。 2、及时将dxf & idf 让机构帮忙检查确认。 3、通常这些散热元件会被要求放在进风口的前面，具体位置 在Placement 阶段, 就要请Thermal 工程师参与thermal sensor的放置, 因为他需要找到要检测的位置,位置放的不合适, 就起不到作用 Power: 主要负责电源部分的设计, 有关电源的器件放置或者电源的切割, 敏感信号线的走线, 都要由电源工程师判断 EMC: 主要负责解决电磁辐射的问题, 主要是跨切割, I/O 口处的走线, 电源分割, 靠近板边的高速线, stitch via 跨切割处加电容等问题. 产线: 主要是DFX的检查, 不能依赖他们的检查, 在设计工程中要尽力满足DFX 的要求, 当实在不能满足时, 可与他们讨论.常见主板的构成部分 CPU NB/SB(IOH/ICH) BIOS芯片：是一块方块状的存储器，里面存有与该主板搭配的基本输入输出 系统程序。能够让主板识别各种硬件，还可以设置引导系统的设备，调整 CPU外频等。 BMC:主板的主要管理器件: Base board management controller, BMC 可以监控主板电压, 温度, PGD, 也可以通过它实现网络远端管 pilot II 是BMC , 他集成了VGA, SIO 等管理器. 但VGA 不属于BMC 的本质 理SIO:管理I/O PHY:是管理网口的, INTEL 的北桥一般会集成一个MAC, 所以只需加PHY, 就可以管理网卡 NIC:管理网口, NIC 芯片集成了MAC和PHY CLK generator: 产生CLK 时钟信号電源系統 設計出符合PI的電源系統, 主要有三個關切點: VR(電源轉換) Cap(電容的選擇與擺放) 電源分配(如:切割相關) 電源設計如果做好了這三個方面, 基本上只剩下EMI問題(請參看EMI內容)及功耗過大引起的發熱問題 耗損 VR模塊放置 流量 Cap的放置 Via的選擇,位置及VR部分切割 控制電路放置, 線寬 在電源設計與高速設計正好相反, 希望使用較大的via(比使用多個via小via效果更好). 這裡所說via的位置是指希望via打在cap PIN附近與其他層面相接(輸出到用電端) VR部分切割希望能避免從電感,或者剛產生的地方流出供給用電端, 而是切在較乾淨的地方, 如電容PIN附近 控制電路希望放置在較穩定的區域, 有時候還會單獨切割一塊地(極少出現) 控制電路有很多信號沒有下constraint,這時需要自己結合前後電路去判斷選擇線寬, 當然, 最常見的phase需要粗線 簡單的技巧: 在這個地方, pull hight, pull down的情況極少, 所以在非極性元件其中一段是電源, 另一段極可能也需要粗線去設計 旁路電容: 給交流信號提供低阻抗通路 去偶電容: 為了增加電源和低的偶合, 減少交流信號對電源的影響 慮波電容: 用於慮波電路(中國稱呼) 實際應用中, 大家對高頻去偶電容定義比較明確, 且設計要求較嚴格. 當然, 對小封裝的旁路電容也有一些要求. 而對於較大封裝的旁路電容, 設計要求比較松. 開關電源中的EMI問題 開關電源運用了三極管的開關作用以及PWM技術, 使得它與線性電源相比在效率上得到了極大提高;但在三極管的開關過程中, di/dt, dv/dt的值很大. 這使得開關電源在很寬的頻率範圍內的噪聲都很大, 這些噪聲經過電源通路傳輸到電子設備, 就會形成電磁干擾. 所以說, 開關電源也是PCB中的一個重要干擾源 對設計的影響 Micro-strip: 容抗較小, 信號的傳輸速度快, 上升沿較陡. EMI向空間發散而不容易控制. 適合走CLK信號及特高速信號(如: 10G級別信號) Stripline:容抗較大, 信號的傳輸速度慢, 上升沿較平緩. EMI受控(大部分EMI被兩邊plane吸收). 適合10M1G級別的信號 layout about SI Impedance(阻抗) Reflection(反射) Termination(終結) Crosstalk(串擾) Return current path(電流返回路徑) Ground bounce(地彈) Loss(損耗) How to Handle Plane Noise Bypass close to Power/GND pins Decap. for high-speed signal return path Solid reference plane for high-speed signals, not split plane Be careful for differential signals 拓扑结构对信号的影响 不同端接对信号的影响 正确的端接对信号的影响非常大，如果端接不正确的话甚至会造成系统不能正确工作。如下图为某条线的终端端接方案的部分拓扑结构 可以看到在接收端的波形存在明显的问题，甚至在阈值电压以下了。因此考虑使用另外的端接方案(在这里我们使用代文宁端接)，改善以后的拓扑图如图6所示。通过测试可以发现波形得到明显的改善，但使用代文宁端接的缺点是要消耗部分直流功耗 EMI CLK是PCB EMI最主要的來源之一, 控制其EMI是CLK設計的主要任務之一. 儘量放在PCB的中央位置 遠離IO CONN等與外界相接的設備, 以避免給外界傳到EMI. 遠離敏感信號區域 控制EMI的一個常見手段是充分接地. 另外, 高速信號避免進入, 特別是PCI_E, USB, Sata/SAS等等 内存架构对比： 由Athlon 64开始，AMD便开始采用将内存控制器集成于CPU内核当中的设计，这种设计的好处在于，可以缩短CPU与内存之间的数据交换周期，以前都是采用内存控制器集成于北桥芯片组的设计，改成集成于CPU核心当中，这样一来CPU无需通过北桥，直接可以对内存进行访问操作，在有效的提高了处理效率的同时，还减轻了北桥芯片的设计难度，使主板厂商节约了成本。不过这种设计在提高了性能的同时，也带来了一些麻烦，一个是兼容性问题，由于内存控制器集成于核心之内，不像内置于北桥芯片内部，兼容性较差，这就给用户在选购内存的时候带来一些不必要的麻烦 除了内存兼容性较差之外，由于采用核心集成内存控制器的缘故，对于内存种类的选择也有着很大的制约。就现在的内存市场上来看，很明显已经像DDR2代过渡，而到2006年第二季度为止Athlon 64所集成的还只是DDR内存控制器，换句话说，现有的Athlon 64不支持DDR2，这不仅对性能起到了制约，对用户选择上了造成了局限性。而Intel的CPU却并不会有这样子的麻烦，只需要北桥集成了相应的内存控制器，就可以轻松的选择使用哪种内存，灵活性增强了不少 总结：在线路板上抑制干扰的途径有： 1、减小差模信号回路面积； 2、减小高频噪声电流（滤波、隔离及匹配）； 3、减小共模电压（接地设计） PCB布局设计设计原则】：PCB布局设计时，应充分遵守沿信号流向直线放置的设计原则，尽量避免来回环绕。原理分析】：避免信号直接耦合，影响信号质量设计原则】：多种模块电路在同一PCB上放置时，数字电路与模拟电路、高速与低速电路应分开布局。原理分析】：避免数字电路、模拟电路、高速电路以及低速电路之间的互相干扰。设计原则】：当线路板上同时存在高、中、低速电路时，应该遵从下图中的布局原则原理分析】：避免高频电路噪声通过接口向外辐射。设计原则】：存在较大电流变化的单元电路或器件（如电源模块的输入输出端、风扇及继电器）附近应放置储能和高频滤波电容。原理分析】：储能电容的存在可以减小大电流回路的回路面积。设计原则】：线路板电源输入口的滤波电路应靠近接口放置。原理分析】：避免已经经过了滤波的线路被再次耦合。设计原则】：在PCB板上，接口电路的滤波、防护以及隔离器件应该靠近接口放置。原理分析】：可以有效的实现防护、滤波和隔离的效果设计原则】：晶体、晶振、继电器、开关电源等强辐射器件远离单板接口连接器至少1000mil。原理分析】：将干扰会直接向外辐射或在外出电缆上耦合出电流来向外辐射。设计原则】：为IC滤波的各滤波电容应尽可能靠近芯片的供电管脚放置原理分析】：电容离管脚越近，高频回路面积越小，从而辐射越小。PCB布线设计设计原则】：PCB走线不能有直角走线。原理分析】：直角走线导致阻抗不连续，导致信号发射，从而产生振铃或过冲，形成强烈的EMI辐射。设计原则】：PCB走线特别是时钟线与总线的粗细应保持一致。原理分析】：粗细不一致时，走线阻抗会发生突变，导致如同前页中的问题。设计原则】：尽可能避免相邻布线层的层设置，无法避免时，尽量使两布线层中的走线相互垂直或平行走线长度小于1000mil。原理分析】：减小平行走线之间的串扰设计原则】：时钟、总线、射频线等关键信号走线和其他同层平行走线应满足3W原则原理分析】：避免信号之间的串扰。设计原则】：差分信号线应同层、等长、并行走线，保持阻抗一致，差分线间无其它走线。原理分析】：保证差分线对的共模阻抗相等，提高其抗干扰能力。设计原则】：关键信号走线一定不能跨切割(moat),包括过孔、焊盘导致的参考平面间隙。原理分析】：跨切割走线会导致信号回路面积的增大设计原则】：信号线跨其回流平面切割情况不可避免时，建议在信号跨切割附近采用桥接电容方式处理。又叫缝补电容原理分析】：信号跨切割时，常常会导致其回路面积增大，采用桥接地方式是人为的为其设置信号回路关键信号线距参考平面边沿3H（H为线距离参考平面的高度）。关键信号线距参考平面边沿3H（H为线距离参考平面的高度）。设计原则】：时钟线、总线、射频线等强辐射信号线远离接口外出信号线原理分析】：避免强辐射信号线上的干扰耦合到外出信号线上，向外辐射。设计原则】：晶振下方不可走线,尤