EDA课程设计毕设之用原理图输入法设计8位全加器和有限状态机的设计过程.doc

EDA课程设计报告学 院： 专 业： 班 级： 学 号： 姓 名： 实 验 室： l 用原理图输入法设计8位全加器一、 实验目的： 熟悉使用Quartus II 的原理图输入法设计简单的组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。二、 实验原理： 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低仅为输入信号cin相接。而一个1位全加器可以按照5.4节介绍的方法来完成。三、 实验内容： 1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。四、 实验步骤：1、为本项设计建立文件夹任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库（Work Library）。本项设计我的文件夹取名为JML_f_adder8，在D盘中。2、输入设计项目和存盘（1）打开Quartus II，选File New，在弹出的New对话框中选择Device Design Files 页的原理图文件编辑输入项Block diagramSchematic File，按OK后将打开原理图输入窗。（2）按照如下图所示的原理图输入到打开的窗口中：（3）点击选项File “Save As”，选出刚才为自己的工程建立的目录D: JML_f_adder8，将已设计好的图文件命名为：h_adder.bdf，并保存在此文件夹内。 编译通过之后，将该半加器封装入库待设计全加器的时候调用。如果编译未通过，则检查电路设计，找出并能解决问题。（4）重复步骤（1）、（2），设计如下图所示的全加器原理图：（5）点击选项File “Save As”，选出刚才为自己的工程建立的目录D: JML_f_adder8，将已设计好的图文件命名为：f_adder.bdf，并保存在此文件夹内。等待编译通过之后，将该全加器封装入库待设计8位全加器的时候调用。（6）根据所学知识，将8个一位全加器组合成一个8位全加器，即将前一个一位全加器的sum输出作为后一个一位全加器的cin输入，以此类推进行级联。结果将两个8位加数的各位拆开，分别作为（a0，a1，a2，a3，a4，a5，a5，a6，a7，a8）、（b0，b1，b2，b3，b4，b5，b5，b6，b7，b8）输入到电路中（另外，最初的一个一位全加器还有一个输入端可以接其他电路输入进来的进位，本次实验不予考虑，即不接），输出为（s0，s1，s2，s3，s4，s5，s5，s6，s7，s8）共八位，具体原理图如下图所示：3、将设计项目设置成工程文件（PROJECT）选择File save As，输入f_adder8.bdf，点击保存，出现保存窗口的界面，输入文件名，点击next按钮，不断点击next按钮，直到finish，即将当前设计文件设置成Project，选择此项后可以看到窗口左上角显示出所设文件的路径。4、编译（1）启动编译器，点击processing按钮，在其下拉菜单中选择编译器项Start compilation。（2）如果发现有错，排除需要错误后再次编译。5、时序仿真接下来应该测试设计项目的正确性，即逻辑仿真，具体步骤如下：（1）建立波形文件。为此设计建立一个波形测试文件。选择File项及其New,再选择右侧New窗中的vector Waveform file项，打开波形编辑窗。（2）输入信号节点。在波形编辑窗的左方双击鼠标，在出现的窗口中选择Node finder。在弹出的窗口中首先点击List键，这时左窗口将列出该项设计所以信号节点。利用中间的“=”键将需要观察的信号选到右栏中。（3）设定仿真时间宽度。选择edit项及其End time选项，在End time选择窗中选择适当的仿真时间域，本次实验由于是八位的全加器，为避免延迟太大不利于显示，可将End Time 设置为100ms，以便有足够长的观察时间和便于分析的波形。如图所示：（4）加上输入信号。具体不再赘述，如图所示：（5）波形文件存盘。选择File项及其Save as选项，按OK键即可。存盘窗中的波形文件名是默认的（这里是f_adder8.scf），所以直接存盘即可。（6）运行仿真器。点击processing中的Start simulation选项，如图是仿真运算完成后的时序波形。注意，刚进入如图所示的窗口时，应该将最下方的滑标拖向最左侧，以便可观察到初始波形。（7）观察分析波形。五、 心得体会相对前面的实验来说，这个算是比较简单的了，因为这个实验只需要根据题目要求结合在EDA课堂上学习的知识，即可很容易地设计出符合题目要求的原理图。本次试验中，虽然也出现过一点点的问题，但是在自己的独立思考和老师的帮助下顺利解决了。总的来说，本次实验是在理论的基础上设计原理图，丰富了自己的知识，开阔了自己的眼界。l 有限状态机的设定一、 实验目的：学习用状态机实现对A/D转换器ADC0809的采样控制电路。二、 实验原理：ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中，转换时间约100us，含锁存控制的8路多路开关，输出由三态缓冲器控制，单5V电源供电，主要控制信号，START是转换启动信号，高电平有效，ALE是3位通道选择3位地址（ADDC、ADDB、ADDA）信号的锁存信号，当模拟量送至某一输入端（如IN1或IN2等），由三位地址信号产生一个负脉冲，以示转换结束。在EOC的上升沿后，若使输出使能信号OE为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输至数据总线。然后ADC0809的一次转换结束。三、 实验内容： 8位16进制频率计设计的程序如下：有限状态机程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT IS PORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK,EOC :IN STD_LOGIC; ALE,START,OE,ADDA,LOCK0 :OUT STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS (st0,st1,st2,st3,st4); SIGNAL current_state, next_state: states :=st0 ;SIGNAL REGL :STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK : STD_LOGIC;BEGIN ADDA = 1;Q = REGL; LOCK0 ALE=0;START=0;OE=0; next_state ALE=1;START=1;LOCK=0;OE=0; next_state ALE =0;START=0;LOCK=0;OE=0; IF (EOC=1)THEN next_state = st3; ELSE next_state ALE=0;START=0;LOCK=0;OE=1; next_state ALE=0;START=0;LOCK=1;OE=1;next_state next_state = st0; END CASE;END PROCESS COM;REG: PROCESS (CLK) BEGIN IF (CLK EVENT AND CLK=1) THEN current_state=next_state; END IF;END PROCESS REG;LATCH1: PROCESS (LOCK) BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL ”键将需要观察的信号选到右栏中。（3）设定仿真时间宽度。选择edit项及其End time选项，在End time选择窗中选择适当的仿真时间域（4）加上输入信号。【本次实验在这里出了点问题，无法通过设置输入信号得到正确的输出信号。】根据理论知识，在时序仿真图中通过蓝色的细线我们可以定位到某一点的电位的输出变化，有利于我们分析波形。我们可以通过时序仿真图观察某一个具体的时间的变化。通过上面的分析图，来分析状态机的工作情况，以第1个采样周期为例，途中，状态机在1状态时，由START、ALE发出启动采样和地址选通的控制信号。之后，EOC由高电平变为低电平，0809的8位数据输出端呈现高阻态“46”对于这个表示，一位数表示二进制数，即为十六进制数，在状态2中，等待了数个时钟周期，之后EOC变为高电平，表示转换结束。进入状态3，输出允许OE变为高电平，0809的数据输出端D70输出已经转换好了的数据5A（十六进制数），在状态4，LOCK0（是由内部LOCK信号引出的测试信号）发出一个脉冲，其上升沿即将D端口的5A所入REGL中。五、 正确的实验数据及结果：经过自己的多次试验，终于将仿真图做出来了。在时序仿真图中通过蓝色的细线我们可以定位到某一点的电位的输出变化，有利于我们分析波形。我们可以通过时序仿真图观察某一个具体的时间的变化。通过上面的分析图，来分析状态机的工作情况，以第1个采样周期为例，途中，状态机在1状态时，由START、ALE发出启动采样和地址选通的控制信号。之后，EOC由高电平变为低电平，0809的8位数据输出端呈现高阻态“46”对于这个表示，一位数表示二进制数，即为十六进制数，在状态2中，等待了数个时钟周期，之后EOC变为高电平，表示转换结束。进入状态3，输出允许OE变为高电平，0809的数据输出端D70输出已经转换好了的数据5A（十六进制数），在状态4，LOCK0（是由内部LOCK信号引出的测试信号）发出一个脉冲，其上升沿即将D端口的5A所入REGL中。六、 心得体会这一次上机是最后的一次上机了，真有一种感觉这个上机次数有点少，发现自己也没学到多少东西，虽然这次实验以失败告终，但是我们在调试的过程中也学到了很多有用的知识，我将在以后的学习中贯穿这种在失败中寻求经验的思想，不懈努力，追求更好！本学期E