《位微处理器OK》PPT课件.ppt

16位微处理器,8086内部结构,存储器的分段管理,8086CPU有20条地址线 最大可寻址空间为2201MB 物理地址范围从00000HFFFFFH 机器字长16位：仅能表示的地址范围 0000H FFFFH（64KB) 8086CPU将1MB空间分成许多逻辑段(Segment) 每个段最大限制为64KB 段地址必须是16的倍数（小段的首地址）,1MB空间的分段,1MB空间最多能分成多少个段？ 每隔16个存储单元就可以开始一个段， 所以1MB最多可以有： 2201621664K 个段 1MB空间最少能分成多少个段？ 每隔64K个存储单元开始一个段， 所以1MB最少可以有： 22021616 个段,逻辑地址说明： 1) 逻辑地址由段地址和偏移地址构成 2) 逻辑地址中的段地址和偏移地址都是16位的 3) 段地址存放到DS,ES,SS,CS段寄存器中,逻辑地址,内存地址,段地址:偏移地址,各个逻辑段独立,各个逻辑段重叠,存储器的逻辑地址和物理地址,0,8086CPU外部引脚, 8088/8086CPU都具有40条引脚，采用双列直插式封装，有的引脚具有双功能。 为了减少芯片的引线，8088/8086的许多引脚具有双重定义和功能，采用分时利用方式工作，即在不同时刻，这些引线上的信号是不相同的。 8088/8086的最大和最小两种工作模式可以通过引脚选择。,基本概念, 引脚的功能：即引脚的定义，其名字反映了该信号的作用即含义。 信号的流向： 信号从芯片输出 信号从外部输入芯片 双向 有效电平：使引脚起作用的逻辑电平。 三态能力：有些引脚除了能正常输入输出外，还能输出高阻状态，此时表示芯片已放弃了对该引脚的控制，使之悬空，以方便其他设备接管对它的控制,8086/8088CPU外部引脚,1、AD15AD0（Address Data Bus） 分时复用的地址/数据线， 传送地址时三态输出。 传送数据时可双向三态 输入/输出。,8086CPU外部引脚,2、A19/S6A16/S3（Address /Status） 分时复用的地址/状态线， 作地址线时，用A19A16与 AD15AD0一起构成访问 存储器的20位物理地址。 注意：当CPU访问I/O端口时， A19A16保持为0。,8086CPU外部引脚,2、A19/S6A16/S3（Address /Status） 分时复用的地址/状态线， 作状态线时， S6S3用来输出状 态信息。 S4和S3用来确定当前使用 的段寄存器。,8086CPU外部引脚,2、A19/S6A16/S3（Address /Status） 分时复用的地址/状态线。,S5 用来表示中断标志状态。 当IF1时， S5置1。 S6 恒保持为0。,8086CPU外部引脚,3、RD(Read) 读信号，三态输出，低电平有效。 表示当前CPU正在读存储器或I/O端口。,4、WR(Write) 写信号，三态输出，低电平有效。 表示当前CPU正在写存储器或I/O端口。,8086CPU外部引脚,8086CPU外部引脚,6、BHE/S7(Bus High Enable/Status) 总线高字节有效信号 该信号三态输出，低电平有效。 用来表示数据总线上的数据是否有效,8086CPU外部引脚,8086CPU外部引脚,8086CPU外部引脚,8086CPU外部引脚,8086CPU外部引脚,8086CPU外部引脚,RESET信号至少保持4个时钟周 期。CPU接收到该信号后，停止操 作，并将标志寄存器，段寄存器， 指令指针IP和指令队列等复位到初 始状态。,8086CPU外部引脚,8086CPU外部引脚,8086CPU外部引脚,18、DEN（Data Enable） 数据允许信号，三态输出，低电平 有效。在最小模式系统中用来作数据收发器8286/8287的选通信号,8086CPU外部引脚,8086CPU和8088CPU的区别,8088CPU是继8086之后推出的准十六位CPU，基本功能相同， 不同点在于： 1. 外部数据总线差别： 8086CPU外部总线16位; 8088外部总线8位; 2. 指令队列差别： 8086CPU指令队列可容纳6条指令; 8088CPU指令队列可容纳4条指令; 当8086的指令队列中有两个空字节（8088为一个空字 节），总线接口部件就会自动把指令取到指令队列中。 3. 34号引脚的定义不同 28号引脚的相位不同,8088CPU内部结构图,8086CPU的两种模式,最小模式 MN/MX接+5V 构成小规模的应用系统,只有8086一个微处理器, 所有的总线控制信号均为8086产生，系统中的总线控制逻辑电路，减少到最少。 最大模式 MN/MX接地。 用于大型（中型）8086/8088系统中,系统总是包含有两个或多个微处理器，其中一个主处理器就是8086或8088，其它的处理器称协处理器，有数值运算协处理器8087，输入/输出协处理器8089。协助主处理器工作。,8086CPU最小工作模式,最小工作模式是一个以8086为主体的单处理 器系统，所有控制信号均由CPU直接提供。 最小工作模式系统包括硬件如下： 一片时钟发生器8284A； 三片地址锁存器8282/8283； 两片数据收发器8286/8287；,如图,功能: 8284A是8086CPU系统的时钟发生器芯片，它为8086CPU系统提供所需要的时钟信号、复位信号(RESET) 和就绪信号(READY)。,地址锁存器(8282),最小模式,数据收发器(8286/8287),用于在CPU和系统总线之间双向缓冲数据。 其引脚如下： T引脚：控制方向，与CPU的DT/R连 结。高电平从CPU输出，低电平CPU 接收数据 OE控制输出，与DEN连结。有效允许 输出，反之不允许。 8286的A0A7与CPU的AD0AD15连结 （两个8286），传送数据时，8282把 AD0AD15上的地址信号锁存起来， 8286开始传送数据。 注意:8286为8位的数据收发器芯片， 双向传送8位数据,数据收发器(8286/8287),8286芯片的工作过程是： 当OE=0时，芯片处于工作状态， T1时: 数据从A7A0流 向B7B0； T=0时: 数据从B7B0流 向A7A0， 所以T引脚用于控制数据传送方向。,最小模式,8086CPU最大工作模式,总说： 在最小模式下，CPU必须配有8282、8284、8286才能构成整个微处理器系统，才能通过地址、数据、控制总线与外部设备联系，控制外设工作。 在最大模式下，除了上述还需要配置8288总线控制器，由8288对处理器发出的控制信号进行变换和组合，最终由8288产生总线控制信号，而不是由CPU直接产生,8086CPU最大工作模式,8086CPU最大模式图,最大模式8086CPU外部引脚,8086CPU工作在最大模式系统中几个引脚的重新定义: 1. S0,S1,S2(Bus Cycle Status) 总线周期状态信号,三态输出.它们提供当前总线周期中所进行的数据传输过程的类型。由总线控制器8288根据这些对存储器及I/O进行控制 .,最大模式8086CPU外部引脚,上表中的总线周期状态中至少应有一个状态为低电平，便可进行一种总线操作。当都为高电平时表明操作过程即将结束，而另一个新的总线周期尚末开始，这时称为“无源状态”。而在总线周期的最后一个状态（即T4状态）中只要有一个信号改变，就表明是下一个新的总线周期开始。,最大模式8086CPU外部引脚,2. LOCK 封锁信号 三态输出,低电平有效. LOCK有效时表示CPU不允许其它 总线主控者占用总线. 可防止8086在响应中断时总线被其 它主控部件所占用，在中断过程 中，也自动变为低电平,最大模式8086CPU外部引脚,3. RQ/GT1 ，RQ/GT0 (Request/Grant) 请求/同意信号,双向,低电平有 效. 输入时表示其它主控者请求 使用总线，输出时表示CPU 对总线请求的响应信号，两条 线可同时与两个主控者相连。 但是GT0的优先级比GT1的高。,最大模式8086CPU外部引脚,4. QS1,QS0 指令队列状态,向外部输出. 用来表示CPU中指令队列当 前的状态.编码如下:,8086CPU最大模式图,8086工作在最大模式时，不直接产生控制信号，而是在每个总线周期开始之前输出状态信息S2,S1,S0,用于指示该总线周期的操作类型。8288总线控制器对S2,S1,S0,译码，产生各种命令和控制信号。,8288内部结构,8288引脚图,(1) MRDC(存储器读命令) 相当于最小模式由8086发出的RD和MIO两信号的组合，此时MIO =1。 (2) MWTC (存储器写命令) 相当于最小模式由8086发出的WR和MIO两信号的组合，此时MIO =1。,8288引脚,(3) IORC(I/O读命令) 相当于最小模式由8086发出的RD和MIO两信号的组合，此时MIO =0。 (4) IOWC (I/O写命令) 相当于最小模式由8086发出的WR和MIO两信号的组合，此时MIO =0。,8288引脚,(5) INTA(中断响应信号) 中断响应信号INTA在最小模式由 CPU直接发出。 (6) 区别： MWTC,IOWC 和AMWC,AIOWC：后者比前者提前一个时钟周期。这样对一些较慢的设备或者存储器芯片就得到一个额外的时钟周期执行写操作,8288引脚,(7) MCE/PDEN 该信号与工作方式有关，工作方式由IOB上的信号确定。 IOB接地时，允许设备级联(MCE)，可用于控制级联的8259A; IOB接5V电源时，作外设数据允许信号PDEN用，控制外部设备通过I/O总线传送数据,8288引脚,(8)ALE ,DT/R,DEN 引脚与最小模式时信号相同(只是DEN反相为DEN)。,8288引脚,总线裁决器8289,总线裁决器8289与总线控制器8288相互配合，可解决多个处理器同时申请使用系统总线的问题。在有多个主控器同时要求使用总线时，由8289总线裁决器进行裁决，裁决方式有三种：并行优先级裁决，串行优先级裁决，循环优先级裁决。,总线裁决器8289,BUSY为总线忙信号，低电平有效，是一个双向信号。当BUSY 为低电平，表示当前总线处于忙状态，其它主控者不能使用总线。当BUSY为高电平，表示当前总线处于空闲状态，其它主控者可以使用总线，并立即将BUSY置为低电平。,总线裁决器8289,BREQ为总线请求信号，低电平有效，当某主控者通过本8289请求使用总线时，应使BREQ有效，并送往并行优先权裁决电路。,总线裁决器8289,BPRN为总线优先权输入信号，低电平有效。 BPRN =0，表示当前本8289具有最高优先级; BPRN=1，表示通知本8289，当前系统总线的使用权已交给其他较高级的8289。,总线裁决器8289,BPRO为总线优先权输出信号，低电平有效。 在串行优先权裁决电路中使用，本8289输出的BPRO接至低一级的8289的BPRN。,并行优先权裁决方式,串行优先权裁决方式,8086/8088的主要操作功能,8086的主要操作： 系统的复位和启动操作 总线操作 中断操作 最小工作模式下的总线请求 最大工作模式下的总线请求,系统的复位和启动操作,8086/8088总线操作, 总线操作：CPU和存储器及外设交换数据的操作都需要通 过总线，称为“总线操作”。 按照数据传输方向可分为： 读总线操作：指CPU从存储器或外设端口读取数据。 写总线操作：CPU将数据写入存储器或外设端口。 总线周期： 执行一个总线操作所需要的时间称为“总线周 期”。 总线周期： 一个基本的总线周期由4个时钟期组成的。,时钟周期（T周期，T状态）,相邻两个脉冲之间的时间间隔，称为一个 时钟周期，又称 T状态（T周期）。,每个T状态包括： 下降沿、低电平、上升沿、高电平,典型的总线周期,8086总线周期示意,空闲周期：只有BIU与内存或I/O端口交换数据，以及填充指令队列时，BIU才执行总线周期。除此之外，既不需要填充指令队列，EU也没有向BIU发出总线周期请求时，系统总线就处于空闲状态，进入空闲周期，空闲周期由一个或多个Ti状态组成。,T1状态: 首先用M/IO信号指出CPU是从存储器从I/O端口读,所以M/IO信号在T1状态是有效的 M/IO为高电平：从存储器读数据 M/IO为低电平：从I/O端口读数据,T1状态: CPU从（A19/S6A16/S3）和（AD15AD0）上发出读取存储器的20位地址或I/O端口的16位地址。,T1状态: ALE：CPU从ALE引脚输出一个正脉冲作为地址锁存信号。在T1状态结束时，地址信号已稳定有效，ALE变为低电平，20位地址被锁入8282地址锁存器。,T1状态: DT/R：使数据收发器8286处于接受状态。,T2状态: 地址信息撤消，A19/S6A16/S3上输出状态信息 AD15AD0进入高阻态，为读取数据作准备,T2状态: DEN：变为有效低电平，用来开启数据收发器8286，准备接收数据。,T2状态: DT/R：继续保持有效的低电平，处于接收状态。,T2状态: RD: 读信号RD变为低电平，通知存储单元或I/O端口进行读操作，将读出数据送上数据总线。,T3状态: T3状态的一开始，CPU检测READY引脚信号：若READY为低电平，则表示存储器或外设没有准备好，要求CPU在T3和T4状态之间插入1个或几个等待状态Tw。READY为高电平，进入T4。,TW状态 ： 进入TW状态后，CPU在每个TW状态的前沿（下降沿）采样 READY信号：若为低电平，则继续插入等待状态TW 。 若READY信号变为高电平，表示数据已出现在数据总线上，CPU从AD15AD0读取数据。,T4状态: 在T3（TW）和T4状态交界的下降沿处，CPU对数据总线上的数据进行采样，完成读取数据的操作。 在T4状态的后半周数据从数据总线上撤消。各控制信号和状态信号处于无效状态，DEN为高（无效），关闭数据收发器，一个读周期结束。,CPU往存储器或外设端口写数据的时序图,思考：写操作,最大模式读总线操作,T1状态 在每个总线周期开始之前的一段时间，S2，S1，S0必 定被置为高电平，即S2S0111。当总线控制器 8288一旦检测到S2，S1，S0中任何一个或几个从高电 平变为低电平，便立即开始一个新的总线周期。例 如，当S2S0101，进入读内存总线周期.,最大模式读总线操作,T1状态 CPU将20位地址发出到AD15-AD0, A19-A16地址线上,最大模式读总线操作,T1状态 8288从ALE引脚上输出一个 正向脉冲，由高变低时8282 对地址进行锁存,最大模式读总线操作,T1状态 8288为数据收发器 8286提供数据传输方向控制信号DT/R， DT/R为低电平，表示当前总线周期执行读操作,此低电平一直维持到T4为止。,最大模式读总线操作,T1状态 1) 确定s2,s1,s0状态 2) 发送20位地址 3) 启动8282对地址进行锁存 4) 提供传输数据的方向,最大模式读总线操作,T2状态 DEN信号有效， 8286允许接收数据。,最大模式读总线操作,T2状态 8288根据S2,S1,S0的 组合发出读信号 MRDC或者IORC， 送到存储器或者 输入/输出端口， 去执行操作。,最大模式读总线操作,T2状态 1) 启动8286接收数据 2) 发出读信号,最大模式读总线操作,T3状态 如果所读取的存储器或外设速度足够快，此时，它们已经把数据送到数据总线上，于是CPU就可以获得数据。 S2,S1,S0进入无源 状态。一直保持到T4状态,最大模式读总线操作,T3状态 如果所读取的存储器或外设速度不够快，在T3和T4之间插入一个或多个Tw等待状态。,最大模式读总线操作,T4状态 数据从总线上消失，而S2,S1,S0 按照下一个总线周期的操作类 型产生电平变化,思考：写操作,最大模式写总线操作,最小模式下的总线保持,利用HOLD和HLDA信号实现总线保持,总线保持与响应 当系统中有其他的总线主设备请求总线时，向CPU发出请求信号HOLD，CPU接收到HOLD且为有效的信息后，在当前总线周期的T4或下一个总线周期的T1的后沿，输出保持响应信号HLDA，紧接着从下一个时钟开始， CPU就让出总线控制权。,最大模式下的总线请求/允许,中断,中断:是指CPU运行程序期间，遇到某些特殊 情况（被内部或外部事件所打断），暂时 中止原先程序的执行，而转去执行中断服 务程序，这一过程叫中断(Interrupt)。,中断源,中断请求,中断响应,中断返回 IRET,中断服务子程序入口,主程序,断点,中断时的程序调用示意图,中断分类,8086/8088的中断源分为两大类： 硬件中断(外部中断)：来自CPU的外部，由外设的请求引起。 软件中断(内部中断)：来自CPU的内部，由执行指令时引起。,外部中断（硬件中断）, 非屏蔽中断：由CPU的引脚NMI引入，不能用软件来屏蔽，一旦有请求，CPU必须响应。不受中断允许标志IF的影响，并且在整个系统中只能有一个非屏蔽的中断。 可屏蔽中断：由CPU的引脚INTR引入，受中断允许标志IF的影响。,内部中断（软件中断）,软件中断通常有以下三种情况引起： （1）由中断指令INT引