数字电路与逻辑设计期末复习题.pdf

1 20132013- -2014 2014 学年学年 第第 12 12 学期学期 数字电路与逻辑设计数字电路与逻辑设计 4 8 4 8 课时课时 期期 末末 复复 习习 2 第 一 部 分 、单项选择题、单项选择题 、填空题、填空题 、简答题、简答题 这一部分涉及本课程讲授的所有章节。这一部分涉及本课程讲授的所有章节。 3 第 二 部 分 、逻辑函数的化简；、逻辑函数的化简； 、边沿触发器的工作波形。、边沿触发器的工作波形。 逻辑函数的化简包括公式和卡若图两种，逻辑函数的化简包括公式和卡若图两种， 涉及第一章逻辑代数的所有基本知识；涉及第一章逻辑代数的所有基本知识； 边沿触发器的工作波形即作图，涉及边沿触发器的工作波形即作图，涉及 D 和和 JK型两种触发器。需要熟悉其工作特性，掌握型两种触发器。需要熟悉其工作特性，掌握 其应用。其应用。 4 第 三 部 分 这一部分包括这一部分包括计算分析计算分析和和综合设计综合设计两类题型两类题型 、组合逻辑电路的分析和设计、组合逻辑电路的分析和设计 可供选用的数字电路器件：可供选用的数字电路器件：小规模集成门小规模集成门 电路电路(SSI)，中规模数字集成电路中规模数字集成电路(MSI)，存，存 储器储器(ROM)。 中规模数字集成电路中规模数字集成电路涉及第三章学习的涉及第三章学习的8选选1 数据选择器数据选择器CT74151、3线线-8线线译码器译码器CT74138和和 适当的的逻辑门构成的组合逻辑电路分析和设计。适当的的逻辑门构成的组合逻辑电路分析和设计。 5 、时序逻辑电路的分析和设计、时序逻辑电路的分析和设计 主要是计数器的分析和设计主要是计数器的分析和设计 可选用的数字电路器件：可选用的数字电路器件： 小规模集成触小规模集成触 发器电路发器电路(SSI)；中规模数字集成电路；中规模数字集成电路(MSI): 移位寄存器和计数器。移位寄存器和计数器。 由移位寄存器由移位寄存器CT74194组成的计数器产生的码组成的计数器产生的码 型为移存码。而采用型为移存码。而采用CT74160、161、163和和90等计等计 数器加反馈电路后构成的计数器的的基本方法有两数器加反馈电路后构成的计数器的的基本方法有两 种：种： 利用清除端的复位法利用清除端的复位法 或称反馈清零法，或称反馈清零法， 利用置入控制端的置位法利用置入控制端的置位法 或称反馈置数法。或称反馈置数法。 6 、由、由555定时器构成的各种脉冲定时器构成的各种脉冲 电路的分析和设计电路的分析和设计 掌握掌握 555 定时器构成定时器构成施密特触发器施密特触发器、单单 稳态触发器稳态触发器和和多谐振荡器多谐振荡器的电路构成、波形分的电路构成、波形分 析、主要参数的估算。会判断电路，写出电路析、主要参数的估算。会判断电路，写出电路 的名称和具体应用。的名称和具体应用。 7 第 一 部 分 、单项选择题、单项选择题 、填空题、填空题、简答题、简答题 这一部分涉及本课程讲授的所有章节。这一部分涉及本课程讲授的所有章节。 第一章：第一章： 数制转换及方法；数制转换及方法； 常用编码：常用编码： 8421码、循环码、奇偶校验码和码、循环码、奇偶校验码和 各种各种BCD码；码； 掌握这些编码的构成方法、分类、特性和转换。掌握这些编码的构成方法、分类、特性和转换。 比如：有权和无权，相邻性和循环性，移存规律比如：有权和无权，相邻性和循环性，移存规律 与、或、非三种基本逻辑和与非、或非、与或非、与、或、非三种基本逻辑和与非、或非、与或非、 同或、异或五种组合逻辑。同或、异或五种组合逻辑。 掌握它们的定义、运算规则和基本公式。掌握它们的定义、运算规则和基本公式。 8 逻辑代数的基本公式、三个规则和常用公式；逻辑代数的基本公式、三个规则和常用公式； 熟记基本公式和常用公式，掌握反演规则和对偶熟记基本公式和常用公式，掌握反演规则和对偶 规则的应用。规则的应用。 最小项和最大项的定义和性质。最小项和最大项的定义和性质。 第二章第二章 逻辑门电路逻辑门电路 TTL和和CMOS的概念的概念; TTL与非门几个主要特性参数与非门几个主要特性参数; 关门电阻关门电阻Ri0ff= 0.91k; 开门电阻开门电阻Rion= 3.2k; 三态输出门三态输出门( TSL )和三态输出门和三态输出门( TSL ) 9 一、单项选择题一、单项选择题 A. ( 1A5 )16 C. ( 110100100 )2 B. ( 1B5 )16 D. ( 110100110 )2 A 1. 与八进制数与八进制数 ( 645 )8等值的数是等值的数是 ()。 2. 与十进制数与十进制数 118等值的等值的8进制数是进制数是 ( )。 A. (156)8B. (166)8C. (176)8D. (186)8 B 3. 二进制数二进制数 ( 110010101 )2 = ( )8。 A. (623)8B. (625)8C. (627)8D. (629)8 B 4. 与十进制数与十进制数 ( 253 )10 等值的数是等值的数是 ( )。 A. (375)8B. (FE)16C. (11111011)2D. (11110111)2 A 5. 与十进制数与十进制数126等值的等值的16进制数为进制数为( )。D A. (73)16B. (75)16C. (7C)16D. (7E)16 10 1. 代码代码 ( 1011 )5421BCD表示的十进制数是表示的十进制数是 ()。 A. 6 B. 7 C. 8 D. 9 C 2. 用用5421BCD码表示十进制数码表示十进制数( 9 )10的代码是的代码是 ( )。 A. 1110 B. 1100 C. 1010 D. 1001 B 3. 十进制数十进制数25用用8421BCD码表示为码表示为。 A. 10 101 B. 0010 0101 C. 100101 D. 10101 B 4. 以下编码中不是有权以下编码中不是有权BCD码的是码的是。 D A. 5421码码B. 8421码码C. 2421码码D. 余余3码码 5. 十进制数十进制数5.52用用8421BCD码表示为码表示为。 A. 0010.10100100 B. 0101.01010001 C. 0101.10100010 D. 0101.01010010 D 11 A. 与与B. 与非与非C. 或或D. 或非或非 1. A , B为逻辑门的为逻辑门的2个输入端，个输入端，Y为输出。为输出。A , B和和Y的波的波 形如下，则该门电路执行的是形如下，则该门电路执行的是逻辑功能。逻辑功能。A A B Y 2. 当当A=0, B=0时时 F= f(A,B)=1，则该逻辑函数，则该逻辑函数F=( )。 A. B. C. D. ABBABABABA C 12 1. 在在的情况下，函数的情况下，函数 F = A+B+C+D 运算的结果是运算的结果是 逻辑逻辑 1 。 A. 仅一输入是仅一输入是 0 B. 任意输入是任意输入是 1 C. 全部输入是全部输入是 0 D. 全部输入是全部输入是 1 C 2. 使使 0)CBC)(ABA)(CBA(F的逻辑的逻辑 变量取值组合是变量取值组合是( )。 A. A=0, B=1, C=0 B. A=0, B=1, C=1 C. A=1, B=0, C=0 D. A=1, B=0, C=1 B A A. A=1, B=0, C=0 B. A=1, B=0, C=1 C. A=1, B=1, C=0 D. A=1, B=1, C=1 3. 使逻辑函数使逻辑函数 F = ABC+ABC+ABC = 1 的逻辑变量的逻辑变量 取值组合为取值组合为( )。 13 B 1. OC门在使用时必须在门在使用时必须在之间接一电阻。之间接一电阻。 A. 输出与地输出与地B. 输出与电源输出与电源 C. 输出与输入输出与输入D. 输入与电源输入与电源 A. TTL与非门与非门B. 集电极开路门集电极开路门 C. 三态逻辑门三态逻辑门D. CMOS逻辑门逻辑门 2. 能够实现线与功能的是能够实现线与功能的是( )。B A. 关态关态B. 高阻状态高阻状态C. 开态开态D. 可变电阻状态可变电阻状态 3. 下面哪个不是三态与非门的输出状态下面哪个不是三态与非门的输出状态( )。 D A. B. C. D. 4. 集电极开路门的逻辑符号是集电极开路门的逻辑符号是( )。C 1, 1 ;, ;, 000102102012 KJQKQQJQKQQJ nnnnnn 得激励方程，并根据激励方程画出逻辑电路图。得激励方程，并根据激励方程画出逻辑电路图。 FFFF1 1 JQ QK SET CLR CICI FFFF2 2 JQ QK SET CLR CICI FFFF1 1 JQ QK SET CLR CICI FFFF0 0 Q1 Q0 Q2 CP 1 82 七、组合逻辑电路的分析和设计七、组合逻辑电路的分析和设计 、采用采用MSI实现组合逻辑电路实现组合逻辑电路 、采用采用SSI实现组合逻辑电路实现组合逻辑电路 用数据选择器实现用数据选择器实现单输出单输出函数函数 用译码器实现用译码器实现多输出多输出函数函数 用全加器实现组合逻辑函数用全加器实现组合逻辑函数 、采用采用ROM实现组合逻辑电路实现组合逻辑电路 83 1. 已知已知4选选1数据选择器数据选择器的外部接线图如下图所示，要求的外部接线图如下图所示，要求: (a) 写出写出Dn n各的取值；各的取值； (b) 写出写出L的逻辑表达式。的逻辑表达式。 L A B 1C 1 1 A0 A1 D0 D1 D2 Y D3 S 84 解解(a) , , , 1 , 3210 CDCDDCD (b) 311211111011 DAADAADAADAAL CAACAAAACAA 11111111 ABCCBABACBA BCCBBA 85 2. 试用一块数据选择器试用一块数据选择器74HC151和必要的门电路实现一和必要的门电路实现一 组合逻辑函数并绘出电路图。要求作出降维卡若图，组合逻辑函数并绘出电路图。要求作出降维卡若图， 以以D为记图变量，并直接在下图中连线。为记图变量，并直接在下图中连线。 （74151的功能表见附页）的功能表见附页） ( , , ,)F A B C DACDACDABDABD Y D0D1D2D3D4D5D6D7 MUX 74HC151A0 A1 A2 EN C B A 86 00011110 001110 010111 110100 100010 00011110 0D11D 10DD0 AB CD AB C 07 DDD 15 0DD 26 1DD 34 DDD 1 Y D0D1D2D3D4D5D6D7 MUX 74HC151A0 A1 A2 EN C B A 1 D F 解解 87 3. 下图是由下图是由8选选1数据选择器数据选择器74LS151构成的组合逻辑电构成的组合逻辑电 路，分析电路写出输出逻辑表达式；列出真值表；若路，分析电路写出输出逻辑表达式；列出真值表；若 A1A0和和B1B0是两个两位二进制数，指明其逻辑功能。是两个两位二进制数，指明其逻辑功能。 1 Y D0D1D2D3D4D5D6D7 74LS151 A0 A1 A2 B1 A0 A1 B0 F STA2 A1 A0Y 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 D0 D1 D2 D3 D4 D5 D6 D7 88 解：解：由由CT74151的功能表可得的功能表可得 3012201210120012 DAAADAAADAAADAAA(Y ST )DAAADAAADAAADAAA 7012601250124012 由电路图可得由电路图可得 211001 1346 270050 ST1, AA , AA , AB DDDD0 DDB , DDB 1010101010101010 FA A B BA A B BA A B BA A B B 由此可以写出电路输出由此可以写出电路输出F逻辑函数表达式逻辑函数表达式 由表达式可列出真值表如下由表达式可列出真值表如下 89 A1A0B1B0FA1A0B1B0F 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 0 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 1 0 0 0 0 1 由真值表可得由真值表可得，电路的逻辑功能为：判断两个两位二电路的逻辑功能为：判断两个两位二 进制数是否相等进制数是否相等，相等时输出为相等时输出为1，不等时输出为不等时输出为0。 90 4. 分析图所示由分析图所示由 4线线- -10 线线译码器译码器(BCD/DEC)构构 成的电路，写出电路各成的电路，写出电路各 输出输出X、Y、Z的逻辑关的逻辑关 系式。要求在写出系式。要求在写出 X 的的 表达式时，应至少有两表达式时，应至少有两 个必要的步骤个必要的步骤, 而而 Y 和和 Z 则可套用则可套用 X 的表达式的表达式 直接写出结果，结果都直接写出结果，结果都 不必化简。不必化简。 BCD/DEC A2A2 A1 A0 7 Y 0 Y 6 Y 5 Y 4 Y 3 Y 2 Y 1 Y ABC 9 Y 8 Y D & X & Y & Z 91 解解 DCBABCDADCBA YYYYYYX 975975 DCBADCBADCBA YYYYYYY 842642 DBCACDBADCBA YYYYYYZ 630630 92 5.用用3线线-8线线译码器译码器CT74138和适当的的逻辑门实现一和适当的的逻辑门实现一 位二进制全加器，写出设计步骤，画出电路连接图。位二进制全加器，写出设计步骤，画出电路连接图。 EN 1 2 4 BIN/OCT A1 & A2 A0 S1 S2 S3 Y0 Y1 Y2 Y3 Y7 Y4 Y5 Y6 3线线-8线译码器线译码器CT74138 的功能表见下页的功能表见下页 93 3线线-8线译码器线译码器CT74138功能表功能表: 输输入入输输出出 STASTB+STCA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7 1000001111111 1000110111111 1001011011111 1001111101111 1010011110111 1010111111011 1011011111101 1011111111110 94 解：由题意列一位全加器真值表：解：由题意列一位全加器真值表： ABCIS CO 0000 0 0011 0 0101 0 0110 1 1001 0 1010 1 1100 1 1111 1 确定输出逻辑函数表达式确定输出逻辑函数表达式 74217421 mmmmmmmmS 76537653 mmmmmmmmCO 画逻辑电路图：画逻辑电路图： 95 6.分析图示电路，写出电路输出分析图示电路，写出电路输出F1和和F2的逻辑函数表达的逻辑函数表达 式，列出真值表，说明它的逻辑功能。式，列出真值表，说明它的逻辑功能。 A B & =1 =1 & C & F1 F2 96 解解: 由电路图可得由电路图可得 CB)(AABCB)(ABAF CBAF 2 1 ABCF1 F2 0000 0 0011 0 0101 0 0110 1 1001 0 1010 1 1100 1 1111 1 由真值表可得：由真值表可得： 该电路的逻辑功能完成全加该电路的逻辑功能完成全加 运算，是一个全加器。其中，运算，是一个全加器。其中，F1 是和数输出，是和数输出，F2是进位数输出。是进位数输出。 97 7. 已知输入信号已知输入信号A、B、C、D的波形如题下图所示，用的波形如题下图所示，用 或非门设计产生输出或非门设计产生输出F波形的组合电路，允许反变量波形的组合电路，允许反变量 输入。输入。 A B C D F 98 A B C D F 解：解：由波形图直接可得输入由波形图直接可得输入A、B、C、D在各种组合下在各种组合下 的输出的输出F，填入卡若图，可得逻辑函数表达式。，填入卡若图，可得逻辑函数表达式。 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 1 1 1 0 00 01 11 10 000011 0111 111000 101001 AB F CD DACBDCA DACBDCAF B C A C D F 1 1 1 1 A D 1 1 1 1 0 0 0 1 0 1 0 0 1 1 1 1 0 1 0 1 1 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 1 0 0 99 8.用用PROM实现如下多输出逻辑函数，完成这个多输出实现如下多输出逻辑函数，完成这个多输出 逻辑函数的逻辑函数的PROM的阵列图。的阵列图。 BACAABCF 1 BABAF CBAABCF 3 111 ABC F3 3F2 2F1 1 100 解：解： 23467 1 mmmmm CBABCACBACABABC BACAABCF 2345 2 CBABCACBACBA BABAF mmmm 073 mmCBAABCF 111 ABC F3 3F2 2F1 1 7 6 5 4 3 2 1 0 101 9.分析如下图所示阵列图，请完成：分析如下图所示阵列图，请完成： 写出逻辑表达式；写出逻辑表达式； 列出真值表；列出真值表； 说明该阵列图说明该阵列图 是由是由ROM构成构成 的什么电路？的什么电路？ 111 ABC F CO 102 解：解：正确的电路应改为正确的电路应改为 CBA CBACBA BCCBACBCBA ABCCBACBACBA mmmmF 7421 7 6 5 4 3 2 1 0 111 ABC F CO ABBAABCBABA ABCCABCBABCA mmmmCO 7653 103 A B CF COCO 0 1 2 3 4 5 6 7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 根据电路可直接列出真值表如下根据电路可直接列出真值表如下 该阵列图是由该阵列图是由ROM构成了一位二进制数构成了一位二进制数全加器电路。全加器电路。 其中其中, A和和B是两位加数，是两位加数，C为相邻低位来的进位数；为相邻低位来的进位数； F为本位和数，为本位和数，CO为相邻高位的进位数。为相邻高位的进位数。 7 6 5 4 3 2 1 0 111 ABC F CO 104 八、触发器及触发器构成的电路的工作波形八、触发器及触发器构成的电路的工作波形 、 D触发器触发器 01111 10011 01 01 10 10 QQDCPSDRD 输出输出输输入入 边沿边沿D D 触发器功能表触发器功能表 Q n+1 = D CP 状态方程状态方程 逻辑符号逻辑符号 CP Q Q & RD SD D 105 、JK触发器触发器 QnQn1111 010111 101011 QnQn0011 0101 1010 QQKJCPSDRD 输出输出输输入入 下降沿触发下降沿触发JK触发器功能表触发器功能表 Qn+1 = JQn +KQnCP状态方程状态方程: CP J K Q Q & & RD SD 逻辑符号逻辑符号 106 1. 维持阻塞结构维持阻塞结构D触发器各输入端的波形如图，试画出触发器各输入端的波形如图，试画出 Q、Q端对应的电压波形。端对应的电压波形。 D Q Q SD Q Q D 1 CP RD CP t Q RD D Q t t t t 107 解解 Qn+ n+1 1 = D CP t Q RD D Q t t t t 108 2. 如图所示边沿如图所示边沿JK触发器，已知触发器，已知CP、J、K信号波形，信号波形， 画出该触发器在画出该触发器在CP作用下作用下Q端的输出波形。端的输出波形。(设设Q的初始的初始 态为态为0) 1J C1 1K Q CP CP J K Q 解解： 109 3. 设维持阻塞设维持阻塞D触发器的起始状态为触发器的起始状态为0，当输入下图所示，当输入下图所示 CP，VI波形时，试画出波形时，试画出VO的波形。的波形。 DQ Q DQ Q VI VO CP Q1 Q2 CP VI 解：解： 1 1I n QD CPVCP 1 21 nn QD CPQCP 1 O2 n VQ 110 CP VI Q1 Q2 VO 1 1I n QVCP 1 21 nn QQCP 1 O2 n VQ 111 4. 试画出如图所示边沿试画出如图所示边沿 触发器在时钟作用下触发器在时钟作用下 输出端输出端Q1、Q2和和Z的的 工作波形，假设初始工作波形，假设初始 状态均为状态均为0。 Q1 Z CP =1 1D Q Q C1 1D Q Q C1 1 Q2 112 CP Q1 Q2 Z 解解： 21 QQZ ZDD 21 CPDQn 1 1 1 CPZ CPDQ n 2 1 2 CPZ 113 九、九、脉冲电路脉冲电路的分析和设计的分析和设计 、 555 定时器构成的施密特触发器定时器构成的施密特触发器 、 555 定时器构成的单稳态触发器定时器构成的单稳态触发器 、 555 定时器构成的多谐振荡器定时器构成的多谐振荡器 RC VV V RC vv vv t CCCC CC t W 1 . 1 3 2 0 lnln )()( )0()( 充 CRRtW)(7 . 0 211 CRtW 22 7 . 0 输出脉冲周期输出脉冲周期 T = tW1+ tW2= 0.7(R1+2R2)C 输出脉冲占空比输出脉冲占空比 21 21 21 1 2RR RR tt t q WW W 114 高触发高触发 低触发低触发 VREF1VCC 2 3 不变不变保持保持保持保持HH VREF2 VREF1H VOH截止截止LLH VREF2 VREF1H VOL饱和饱和HHL VREF2 VREF1H VOL饱和饱和HL vOVTD(Q) (RD)(SD) vI2vI1 R 555定时器功能表定时器功能表 VREF2VCC 1 3 115 1. 该该555定时器组成什么电路；定时器组成什么电路； 画出相应的输出波形；画出相应的输出波形； 说出本电路的一个用途。说出本电路的一个用途。 VREF1VCC 2 3 不变不变不变不变 VREF2 VREF11 高高截止截止 VREF2 VREF11 低低导通导通 VREF2 VREF11 低低导通导通0 uOTDTH(uI1) RD D 555定时器功能表定时器功能表 VREF2VCC 1 3 TR(uI2) uO 6 uI VCC CC VCC CC RD D D TRTR 555 OUTOUT THTH VSS SS COCO 3 48 51 7 2 116 uO 6 uI VCC CC VCC CC RD D D TRTR 555 OUTOUT THTH VSS SS COCO 3 48 51 7 2 0.01F uI t 0 1 3 VCC CC 2 3 VCC CC 0t uO 117 解：解：这是一个施密特触发器。这是一个施密特触发器。 根据根据555定时器定时器 功能，可以画出功能，可以画出 输出波形。输出波形。 uI t 0 1 3 VCC CC 2 3 VCC CC 0t uO 波形变换或脉冲波形变换或脉冲 整形或脉冲鉴幅整形或脉冲鉴幅。 118 2. 试用试用555定时器设计一个多谐振荡器，要求输出脉冲的定时器设计一个多谐振荡器，要求输出脉冲的 振荡频率为振荡频率为20kHz，占空比为，占空比为60%。假设其中一个电。假设其中一