原理图设计方法1.doc

原理图设计简介本文简要介绍了原理图的设计过程，希望能对初学者有所帮助。一建立一个新的工程在进行一个新的设计时，首先必须利用Project Manager对该设计目录进行配置，使该目录具有如下的文件结构。Project Project directory Project_name.cpm Project file 包含了该设计的所有配置信息。如文件名称，所用的文件库等。(cpm:cadence project manager)cds.lib 包含了该设计所用到的所有库文件的路 径。worklibdesign library 该目录下存放原理图等相关信息。Design Design directory 下面举例说明：启动Project Manager Open: 打开一个已有Project .New :建立一个新的Project . 点击New如下图： 此处添入你的工程名如：myprojectcadence将会以你所填入的project name如：myproject给project file和design library分别命名为myproject.cpm和myproject.lib点击 下一步Available Library：列出所有可选择的库。包括cadence自带库等。Project Library：个人工程中将用到的所有库。如myproject_lib点击 下一步此处添入你的设计名如：mydesign点击 下一步点击Finish完成对设计目录的配置。为统一原理图库，所有共享的原理图库统一放在CDMA硬件讨论园地-PCB设计专栏内。 其中： libcdma 目录为IS95项目所用的器件库(已作废)。 libcdma1 目录为IS95项目之后所用的器件库(已作废)。 Cdmalib 为新的cdma事业部的原理图非IC库 Cdmalibic 为新的cdma事业部的原理图IC库 Cdmalibrf 为射频器件库 Cdmalibtemp 为临时原理图IC库 all_nan 为网络事业部的原理图库 ZTElib 为公司的原理图库 ZTEstandard 为公司的标准原理图库(已包含在standard库中) Cdmasymbols 为CDMA事业部的PCB库 Modulesymbols 为一些电源模块封装库 ZTEsymbols 为公司的PCB库每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下，即：D：libcdma , D：libcdma1 . * 注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。下面介绍如何将共享库加入到自己的工程库中。点击 Setup点击 Edit 编辑cds.lib文件。添入以下语句:define libcdma d: /cadence/libcdmadefine libcdma1 d: /cadence/libcdma1DEFINE ztelib d:/cadence/ztelibDEFINE ztestandard d:/cadence/ztestandardDEFINE all_nan d:/cadence/all_nanDEFINE cdmalib d:/cadence/cdmalibDEFINE cdmalibic d:/cadence/cdmalibicDEFINE cdmalibtemp d:/cadence/cdmalibtemp 则库libcdma , libcdma1被加入Availiable Library 项内。如下图：点击Add 依次将库libcdma , libcdma1加入右边自己的工程库中。另：可通过右端 Up, Down 键排列库的优先级。以上的准备工作完成后，即可进入Concept- HDL环境进行原理图的绘制。 Allegro器件封装库加入方法有二种,第一种若加不进去则用第二种:1 如下图:注意右边的CPM要选中,且下面的Expand也选中;2 在cadencepsd_14.2sharepcbtext下有一个环境变量文件env,打开此文本文件,在set padpath=.symbols . ./symbols后加符号库所在的路径,即:set padpath=.symbols . ./symbols d:cadencelibrary_pcbcdmasymbols 等,多项间用空格分开;对psmpath的设置是一样的。 说明:有时候把原理图打包时会报某一器件出错,要仔细查看原因,如果提示是当前报告的器件与你所放的器件不是一个库名,则把你放器件的库的优先级提高到所报错的上面。二原理图的设计点击Design Entry 进入 Concept- HDL Concept- HDL 是Cadence 的电路原理图设计输入环境，下图为Concept-HDL的目录结构：worklibDesign_namedesign 如：mydesignSch_1 Page1.csa: 第1页原理图的ASCII描述 Page1.csb: 第1页原理图的二进制描述 Page1.csv: 第1页原理图的ASCII连接文件 Verilog.v: 按verilog仿真格式存放的设计网表在concept中电路原理图的设计流程如下：放置元器件（Adding parts）存盘（save,save as）添加属性（Property,Attribute） 定义信号名 （add singnal_name）连线（adding wires） Y 完成原理图输入否 N Y下面就流程的各个部分做简单介绍。1. Adding parts使用Component-add命令在原理图中加元器件。注意：为避免调出的元器件连线错位。栅格设置： 栅格为50mil 栅格显示为100mil 首先应放入公司的标准图框（ztestandardFrameA1-A4,A4plus或ZTE_FRAMEA3/A4/A4PLUS），再在图框内添加所需器件。其中介绍两个命令： Version - 改变元器件符号版本(即一个器件可能分成几个部分：操作方法是在一个器件上单击，再若击，弹出的对话框中有version项和section项) Section - 指定逻辑元器件在物理封装中的位置。并显示pin_number.如下图： Replace - 元件替换。指用一个元件替换图中的另一个元件。 Modify - 元件修改，可以修改封装等信息。 Descend- 可进行对器件库的修改(?)，修改后存盘，下次调用才起作用。返回时点Asscend,或上面的return按钮。 由于涉及到出料单的问题。放置器件（尤其是分立元件）时请按照CDMA硬件部原理图设计规范去做。对含有PPT信息的器件(PPT表包含有器件的材料代码和封装信息)，可以按下图，选择以Physical方式从PPT中调入器件。2. Adding wiresa.使用Wire/Draw命令可在连线的同时，对该线网加信号名。 靠近需要连线的元件管脚处，使用shift + right 键可以准确快捷地捕捉pin脚并连线。b.使用Wire /Route命令可自动完成点到点连线。3. Naming wiresConceptHDL可以通过相同信号名自动建立两个线网的连接关系。使用Wire/signame命令可标记一根线网 使用Text/change命令改正和重新命名信号名。a.总线总线的信号名格式为msb.lsb,msb指总线的最高位。Lsb指总线的最低位。当为某根线网定义了总线格式的信号名后,该线将自动加粗，有别于单根信号线。 Bus tap:给拆分出的总线各信号线编号，以便定义每条信号线的连接关系。 b. 逻辑低 在conceptHDL中，信号名加后缀-*表示逻辑低信号。4. 添加属性（Property,attribute）指给元件和信号线添加各种属性。下面仅介绍几个通常给元件添加的属性。a. LOCATION:定义逻辑元件的物理封装编号。如d1,r5,l3b. JEDEC_TYPE:定义了一个逻辑元件的物理封装。原理图中如无此定义或pack_type定义，则采用元件的缺省封装。c. POWER_GROUP:定义元件的可替换电源。如：power_group=vddh=vcc3.3vd. PART_NUMBER:添入Step2000内的材料代码。如：PNUMBER=材料代码值 Display - Attachments : 显示属性依附关系(标号、值属于哪一个器件，快捷：F4)。 Text - Reattach : 属性的重新连接。可通过此命令给属性重新指定附属实体。 Display -Text Size:显示文字大小，在下面的状态行滚动显示。5. 其它便捷作图命令 Group - 组操作。用好group命令可以提高画图效率。 a. 在原理图中框出要定义为一个组的所有元素。b. 使用Group Copy All（Copy）或Move命令对该组进行操作。需要注意的是Copy All命令可将元件，连线以及连线属性全部复制，而Copy无法复制连线属性。如果你想跨页拷贝，可新建一个窗口，重复a,b两个步骤，将要复制的组拷入新建窗口内。 为使图纸清晰，干净。有时需隐藏一些属性。如：path，可使用GoupCreateBy Expression并输入path，再选择GroupProperty DisplayInvisible即可。（$PN表示引脚） Global Find - 查找命令。你可以通过某个元器件序号或某个网络名在复杂的原理图中将之迅速定位。如下图查找D10.添入$location或location或选择Net框，通过网络名，即可快速定位该网络。如下图：多窗口的操作l 放置元器件时，同时浏览多个库。 方法： 打开一个Add Component 窗口，点击其中的 New Windows，如图：l 多原理图页操作同时打开多页原理图，如下图，实现页间原理图内容的移动，交换，复制和删除等。图 同时打开多页原理图当需要对原理图的页操作时, 可以在 Concept HDL 的命令行进行操作。 将Page X 移到Page Y （Page Y目前并不存在）在非Page X 页的命令行输入：Page Move X Y 将Page X 与Page Y 交换 在非Page X Y 页的命令行输入：Page Swap X Y 将Page X 从原理图中删除在非Page X页的命令行输入：Page Delete X 6. 存盘完成原理图的绘制后，将原理图存盘。三 . 用Checkplus工具，对原理图进行检查。回到Project Manager 窗口，选择ToolsCheckplus.如下图：选择其中不同项，可对原理图进行相应检查，如上图即可检查单节点等。当发生错误时，再回到Concept-HDL环境，使用ToolsMarkers对错误进行定位并改之。在ToolsPackager UtilitesElectrical Rulse Check也可以对各个错误进行检查，但对错误定位的时候要用Globe Find，查找网络名，不如上面的方便。三层次化设计：随着电路设计逐渐趋于模块化以及设计复杂性的提高，层次化设计越来越多地被采用。层次化设计就是采用模块的方法，将一个设计嵌入到另一个设计中。这样设计出的原理图层次清晰，而且由模块描述的电路，更容易被复制和重新利用。它的文件目录结构如下： worklib top（顶层设计） sch_1 module1 sym_1 sch_1 module2 sym_1 sch_1进行层次化设计需注意以下事项：1.sch和.sym文件名必须相同。如：module1.sch和module1.sym2.sch图中的I/O信号名必须和相应的.sym图中的管脚名相同。3I/O信号必须具有如下端口符号： Inport Outport Ioport注意：上述三个端口符号与出入页信号OFFPAGE是两种不同的符号。4在层次化设计中，有三种不同的信号类型：Local：局域信号在一个模块设计中是唯一的。不同模块中的相同信号名并不相连。Global：全局信号用于不同模块中的相同功能管脚（如：电源，地）之间的连接。通常表示为：信号名G。Interface：I/O信号，用于告诉其他模块（或设计），这些信号通过端口符号连接在原理图中。5为区别原理图器件符号和模块符号，模块符号统一使用下图所示式样：通过一个简单实例介绍产生层次化设计的两种方法：例如：top top设计中包含有一个名为module1的模块module1module1的原理图设计1 TOP-DOWN方法A产生顶层原理图TOP.SCH.1.1:a. 在top.sch.1.1原理图中使用Blockadd添加代表模块的符号block1,用Blockrename命令将其改名为module1用Blockstrecth 改变其大小,如下图： b. 用Blockadd pin给其添加pin其中：Input pin：A , ENOutput pin： B如下图：c.完成该页原理图后，选择FilesaveB.产生模块module1的原理图：a.FileOpen module1做为cell 点击Open,进入module1.sch.1.1编辑环境,如下图： b.绘制module1的原理图： 注意：module1.sch图中的信号名必须和相应的module1中的管脚名相同。c.选择Filesave此时即通过TOPDOWN方法完成一个层次化设计。当你重新打开顶层原理图（即top.sch.1.1），双击module1模块即会进入下一层原理图。（即:module1.sch.1.1）。2 DOWN-TOP方法A.生成底层设计,如上图（MODULE1.SCH.1.1）B.生成模块符号。在Concept-HDL环境中选择ToolsGenerate View,并点击Generate即产生module1的模块符号,如下：此处选symbol此处选sym_1 C. 在顶层原理图中，调入module1模块符号，如下图：D.完成顶层原理图后，存盘。此时即用DOWNTOP方法完成一个层次化设计,也可通过双