加法器实验报告

1 / 11 加法器实验报告 实验三 加法器的设计与仿真 一、实验目的 熟悉 Quartus 仿真软件的基本操作，用逻辑图和VHDL语言设计加法器并验证。 二、实验内容 1、熟悉 Quartus 软件的基本操作，了解各种设计输入方法 2、用逻辑图和 VHDL 语言设计全加器并进行仿真验证； 3、用设计好的全加器组成串行加法器并进行仿真验证； 4、用逻辑图设计 4 位先行进位全加器并进行仿真验证； 三、实验原理 1. 全加器 全加器英文名称为 full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。 用途：实现一位全加操作 逻辑图 真值表 第 1 页 共 7 页 利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就可以根据这些来设计电路2 / 11 了。 2.四位串行加法器 逻辑图 利用全加器的组合实现 4 位串行加法器， 全加器只能对一位进行操作，将每一位的结果传给下一位，就可以实现 4 位的加法器。 3 74283： 4 位先行进位全加器 利用 74283 芯片实现的 4 位先行进位全加器比前两者功能更完善，它可以实现进位功能，这个自己设计难度比较大，可以参照 74283的功能表加深对它的理解， 第 2 页 共 7 页 按照如下的逻辑图实现进位全加器。 逻辑框图 逻辑功能表 注： 1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如： A1/A3对 应的列取值相同，结果和值 1/ 3对应的运算是 1=A1+B1 和 3=A3+B3。请自行验证一下。 2、 C2 是低两位相加产生的半进位， C4 是高两位相加后产生的进位输出， C0是低位级加法器向本级加法器的进位输入。 四、实验方法与步骤 3 / 11 实验方法： 第 3 页 共 7 页 采用基于 FPGA进行数字逻辑电路设计的方法。 采用的软件工具是 QuartusII 软件仿真平台，采用的硬件平台是 Altera EPF10K20TI144_4 的 FPGA 试验 箱。 实验步骤： ? 全加器 1、 编写源代码。打开 Quartus软件平台，点击File中得 New 建立一个文件。编写的文件 名与实体名一致，点击 File/Save as 以“ .vhd”为扩展名存盘文件。 VHDL 设计源代码如下： 数据流描述： 2、按照实验箱上 FPGA 的芯片名更改编程芯片的设置。点击 Assign/Device,选取芯片的类型 ,选择“ Altera 的EPF10K20TI144_4” 3、编译与调试。确定源代码文件为当前工程文件 ，点击 Complier 进行文件编译。编译结果有错误或警告，则将要调试修改直至文件编译成功。 4、波形仿真及验证。在编译成功后，点击 Waveform开始设计波形。点击“ insert the node” ,按照程序所述插入节点，设置输入信号的波形，给予适当的信号激励，点击保 存 按 钮 保 存 。 然 后 进 行 功 能 仿 真 ， 选 择 菜 单Processing-Generate Functional Netlist 命令产生功能4 / 11 仿真网表，选择菜单 AssignmentsSetting下拉列表中选择 Simulator input ,在右侧的 Simulation mode 下拉列表中选择 Functional ，完成设置；选择菜单中的 Processing-Start Simulation 启动功能仿真，然后查看波形报告中的结果 5、时序仿真。选择菜单 AssignmentsSetting 下拉列表中选择 Simulator input ,在右侧的 Simulation mode下拉列表中选择 Timming，完成设置；选择菜单中的 Processing-Compiler Tool 命令，单击 Start，执行全编译，然后选择菜单中 的 Processing-Start Simulation 启动时序仿真，然后查看波形报告中的结果 6、 FPGA 芯片编程及验证。 第 4 页 共 7 页 进行目标器件的选择及管脚分配：选择菜单AssignmentsPins 命令，弹出包含器件顶层视图的窗口，以不同颜色的和符号表示不同类型的管脚，并以其他的符号表示 I/O 块，双击节点一行的 Location 列的空白格弹出管脚列表，本实验均选择 I/O管脚。分配完管脚后，选择菜单Processing-Compiler Tool 命令，单击 Start，执行全编译，更新。 编程下载及硬件测试：将实验板连接都电脑上，选择 ToolsProgrammer 命令进入下载窗口，单击 Start 进5 / 11 行下载当 Process 栏中出现 100%则下载成功。 ? 4 位串行加法器 1、 新建一个工程，工程名与文件名相同，将全加器的 vhd 文件复制到该工程下，在工程中 打开，并产生 bsf，以将全加器作为一个子模块在该工程中调用。 2、 绘制逻辑图。打开 Quartus软件平台，点击File中得 New 建立一个文件，按照原理中 所述的逻辑图进行连接，点击 File/Save as 以“ .bdf”为扩展名存盘文件。 3、 进行全编译。 【注】：后面的步骤与全加器相同，这里不再赘述。 ? 4 位先行进位全加器 1、 绘制逻辑图。打开 Quartus软件平台，点击File中得 New 建立一个文件，按照原理 中所述的逻辑图进行连接，点击 File/Save as 以“ .bdf”为扩展名存盘文件。 2、 进行全编译。 【注】：后面的步骤与全加器相同，这里不再赘述 五、实验结果与分析 ? 全加器 1、 编译过程 a)编译过程、调试结果 首先是选择 ProcessingAnalyze Current File命令进行语法检查 然后选择 ProcessingStartStart 6 / 11 Analysis&Synthesis 命令进行综合分析 b)结果分析及结论：代码的书写、结构及逻辑都是正确的，编译成功。 2、 功能仿真 a)功能仿真过程及仿真结果 功能仿真过程：点击 Processing Generate Functional simulation Netlist 产生仿真网表，点击Assignments settings simulator settings ，在simulation mode 下拉选项中选择 Functional,点击 OK。点击 Processing Start simulation 进行功能仿真。 第 5 页 共 7 页 重 庆 XXXX 实验 报 告 课 程 名 称： 实 验 名 称：实 验 类 型： 系 别： 年 级 班 别： 学 生 姓 名： 实 验 教 师： 电 子 电 路 基 础 实 验 加 法 器 设 计 设 计 学 时： 3 学 时 物理与电子工程学院专 业：电子信息工程 09级电信 2 班 学 期： 2016 2016上 7 / 11 xxx 学 号： 20160701xxx xxx 成 绩： 日期： 2016 年 12月 2日 实验七 : 加法器设计 一 实验目的 1） 研究集成运放对输出电压的影响 2） 进一步熟悉集成运放的性能指标 3） 掌握运算放大器的正确使用方法 4） 掌握基本运算电路的设计方法 5） 熟悉 multisim软件的使用 二 实验仪器 示波器 信号源 直流稳压源 交流电源 交流表 三 实验器件 集成运放 HA17741 10k,20k,电阻 导线 四 实验原理 集成运放能构成各种运算电路，在运算电路中，以输入电压作为自变量，以输出电压作为函数；当输入电压变化时，输出电压将按一定的数学规律变化，即 输出电压反映输入电压某种运算的结果。为了稳定输出电压，均引入电压负反馈。由此可见，运算电路的特征是从集成运放的输出端到其反向输出端存在的反馈通路。由于集成运放优良的指标参数，不管引入电压串联负反馈还是电压并联负反馈，均为深度负反馈。因此电路是利用反馈网络和输入网络来实现各种数学运算的。 本实验要求设计加法器，所以设计同向求和运算电8 / 11 路。当多个输入信号同时作用于集成运放的同相输入端时，就构成同相求和运算电路。 值得注意的是，在多级运算电路的分析中，因为各级电路的输出电阻均为零，具有恒压特 性，所以后级电路虽然是前级电路的负载，但是不影响前级电路的运算关系，故而对每级电路的分析和单级电路完全相同。 如图所示，运放 A1 的组态为电压串联负反馈 ,运放 A2 的组态也为电压串联负反 馈。 UI1, UI2 都为运放 A1 的输入电压，运放 A1 的输出电压为 UO1,UO1 则为运放 A2 的输入电压。 Uo 为电路的输出电压。 加法器的运算关系如下所示 ?uiui?u01?1?2?*R4 ?R1R2?uo1 uo?*R7 R5 ?uiui?R uo?1?2?*4*R7 ?R1R2?R5 由于要保证集成运放输入级差分放大电路的对称性 ? R1/R2?R3/R4R5?R6/R 五 实验电路 9 / 11 六 实验内容 1） 电路图 按照实验电路图连接实验电路。运算放大器 HA17741的 工 作 电 压 为 +12V 和 -12V 。 电 阻 阻 值 分 别 为R1=20K,R2=10K,R3=10K,R4=20K,R5=10K,R6=20K,R7=20K ； 即得到 uo?2ui1?4ui2 2)输入信号，并调节电路满足关系式 分别输入交流和交流信号，直流和直流信号，直流和 交流 信号。调 节频 率，验证 输出 电压是否 满足uo?2ui1?4ui2.满足关系式后测量并记录数据。 实验中应注意：输入两个交流信号时应使两个信号频率相同。 七实验数据记录及处理 交流 +直流 实 验 _一 【实验名称】 1位加法器 【目的与要求】 1. 掌握 1位全加器的设计 2. 学会 1位加法器的扩展 【实验内 容】 1. 设计 1 位全加器 2. 将 1位全加器扩展为 4位全加器 3. 使 4位的全10 / 11 加器能做加减法运算 【操作步骤】 1. 1位全加器的设计 写出 1位全加器的真值表 根据真值表写出表达式并化简 画出逻辑电路 用 quartusII 进行功能仿真，检验逻辑电路是否正确，将仿真波形截 图并粘贴于此 如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将 1位全加器扩展为 4 位全加器 用 1