（微电子学与固体电子学专业论文）基于标准cmos工艺的otp存储器的设计与研究.pdf

摘要 摘要 在a s i c 电路设计中，经常会需要一些低成本低密度的非易失性存储器件，但 是工艺的复杂性阻碍了传统的非易失性存储器件嵌入到标准c m o s 电路中，这是 由于传统的非易失性存储器需要多层多晶硅，不同的栅氧化层厚度，以及需要调 整不同的掺杂浓度等等，都增加了工艺的成本和复杂性。如果利用标准c m o s 晶 体管来实现非易失性存储器，这样就不需要额外的掩膜或工艺步骤，降低了制造 成本。 本文基于一个标准c m o s 工艺的o t p 存储器单元，设计一个存储密度为3 2 b i t s 的o t p 存储器，存储器读取时间为3 0 n s ，工作电流为1 2 7 9 a b i t ，静态功耗为 0 7 驰a 。文中详细的介绍了基于标准c m o s 工艺的o t p 存储单元的结构，并通过 对阈值电压的分析，展示了o t p 存储器单元的编程、擦除以及读取的工作机制。 在电路设计方面，详细的介绍了o t p 存储器各功能模块的工作原理和设计方法， 并分析比较了各种架构的优缺点。同时对存储器版图实现过程中出现的问题，给 出了很好的建议以及解决方法。同时对所设计的o t p 存储器进行了大量的仿真以 确保其功能正确性，这点在后来流片测试结果中得以验证。本次设计的o t p 存储 器在成本和工艺复杂性等方面具有很大的优势，在一些需要小容量的非易失性存 储器的嵌入式应用中，将会很有市场。 关键词：非易失性存储器标准c m o s 工艺o t p 存储器存储单元 a b s t r a c t a b s t r a c t l o w c o s t ，l o w d e n s i t yi l o n v o l a t i l em e m o r i e sa reo f t e nd e s i r e di nt h ed e s i g no ft h e a s i cc i r c u i t h o w e v e r , t h e c o m p l e x i t yo ft h ep r o c e s sp r e v e n t s t h et r a d i t i o n a l n o n v o l a t i l em e m o r yf r o mb e i n ge m b e d d e di nt h es t a n d a r dc m o sc i r c u i t s ，r e s u l t i n g f r o mt h ef a c tt h a tm e m o r i e so ft h i sk i n dn e e d sm u l t i - l a y e rp o l y s i l i c o n ，d i f f e r e n tg a t e o x i d et h i c k n e s s e sa n dt h ea d ju s t m e n to fd i f f e r e n td o p i n gc o n c e n t r a t i o n s i ft h es t a n d a r d c m o st r a n s i s t o r sa r eu s e dt or e a l i z en o n v o l a t i l em e m o r i e s n oa j d d i t i o n a lm a s ko r p r o c e d u r e sa ren e c e s s a r y , t h u s ，r e d u c i n gt h ec o s to fp r o d u c t i o n i ft h es t a n d a r dc m o st r a n s i s t o r sa r eu s e dt oc r e a t en o n v o l a t i l em e m o r y , t h u s ，n o a d d i t i o n a lm a s ko rp r o c e s ss t e p sa r en e c e s s a r y b a s e do nas t a n d a r dc m o sp r o c e s s o t p m e m o r yc e l l ，as t o r a g ed e n s i t yo f3 2b i t so t pm e m o r yi sd e s i g n e d t h em e m o r y a c c e s st i m ei s3 0 n s ，t h ea c t i v ec u r r e n ti s12 7 z a b i ta n dt h es t a n d b yc u r r e n ti s0 7 劫a t h i sp a p e rd e a l se l a b o r a t e l yw i t ht h es t r u c t u r eo ft h eo t p m e m o r yc e l lw h i c hi s b a s e do ns t a n d a r dc m o sp r o c e s s ，a n dt h r o u g ht h ea n a l y s i so ft h r e s h o l dv o l t a g e ，t h e m e c h a n i s mo fp r o g r a m m i n g ，e r a s i n ga n da c c e s s i n go ft h eo t pm e m o r ya r e d e m o n s t r a t e d i nc i r c u i td e s i g n ，t h ew o r k i n gp r i n c i p l e sa n dd e s i g n i n gm e t h o d so ft h e o t pm e m o r yf u n c t i o nm o d u l e sa l ei n t r o d u c e d ，w i t ht h ea d v a n t a g e sa n dd i s a d v a n t a g e s o fav a r i e t yo fa r c h i t e c t u r a la n a l y z e da n dc o m p a r e d b e s i d e s ，g o o ds u g g e s t i o n sa n d s o l u t i o n sa r ep r o v i d e df o rt h ep r o b l e m sa r i s i n gi nt h er e a l i z a t i o no ft h em e m o r yl a y o u t a tt h es a m et i m e ，al a r g en u m b e ro fs i m u l a t i o n sa r ed o n ei no r d e rt oe n s u r et h e c o r r e c t n e s so fm e m o r yf u n c t i o n s ，a n dt h er e s u l t sa lev e r i f l e dw i t ht h et a p eo u tt e s t r e s u l t s t h en e w l y d e s i g n e do t pm e m o r yh a s g r e a ta d v a n t a g e si n c o s ta n dp r o c e s s c o m p a t i b i l i t y , b r i n g i n g i t p o t e n t i a l m a r k e ti nt h ee m b e d d e d a p p l i c a t i o n so f s m a l l c a p a c i t yn o n v o l a t i l em e m o r i e s k e y w o r d s ：l i o n 。v o l a t i l em e m o r y s t a n d a r dc m o sp r o c e s so t pm e m o r y s t o r a g ec e l l 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均己在论文中做了明确的说 明并表示了谢意。 ， 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名：耻 、7 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再撰写的文章一律署名单位为西安电子科技大学。 ( 保密的论文在解密后遵守此规定) 本人签名：二址 导师签名： 日期幽f ：都 日期立州 第一章绪论 第一章绪论 本章为概述性质，首先介绍课题的来源及研究意义，然后介绍o t p 存储器发 展面临的问题和发展趋势，并对国际上o t p 存储器发展的现状作介绍，最后简要 介绍本文所做的工作以及章节安排。 1 1 课题的来源及研究意义 本课题是秉亮科技( 苏州) 有限公司存储器设计部门的研发子项目，目的是为 客户提供一颗嵌入式o t p 存储器口。 随着超大规模集成电路工艺的发展，先进的工艺使集成电路设计工程师能够把 包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯 片上，形成所谓的s o c ( s y s t e mo nc h i p ) 系统芯片。s o c 架构师采用经过验证的第 三方嵌入式存储器d 来保证复杂设计的功能正确性，缩短s o c 迭代周期和量产时 间。作为s o c 重要组成部分的嵌入式存储器，在s o c 中所占的比重( 面积) 将逐 渐增大。到2 0 1 0 年，约9 0 的硅片面积将被不同功能的存储器占据。 获取嵌入式存储器p 核的方式有：1 、利用存储器编译器，它能快捷和廉价地 设计存储器物理模块。2 、全定制存储器设计，它能最大限度的提高性能和得到最 省的面积以及其功耗优化。本次设计的o t p 存储器就属于全定制设计。 半导体存储器一般包括m a s kr o m ，o t p ，e p r o m ，e e p r o m ，s ra m ，d r a m 和f l a s h 等。上述半导体存储器由于各自不同的特点有不同的应用。o t p 存储器以 其特有的性质在存储器阵营中占据着重要位置。o t p 存储器从字面上解释为一次 性可编程( o n et i m ep r o g r a m m a b l e ) ，但随着o t p 存储器的发展，它成为了一类存 储器的总称，其价格低于f l a s h 存储器，但同时又拥有一定的可编程能力，适合既 要有一定灵活性，又要低成本的应用场合，尤其是功能不断翻新，需要迅速量产 的电子产品，目前o t p 存储器主要应用于4 位m c u 的存储单元，射频识另u ( r f i d ) 技术中标示信息的存储以及s o c 中初始信息的存储【l j 。 1 2o t p 存储器的发展趋势 o t p 存储器的发展也面临着很多挑战，尤其是在工艺方面。逻辑工艺和存储器 工艺从本质上来说是不同的，某些地方甚至是矛盾的。首先，二者的互联需求不 同。存储器阵列非常规整，通常成块出现，所需的互连比较少。而逻辑模块常常 散列在芯片各个地方，对互连的要求很高。其次，二者的金属工艺层次不同。每 2 基于标准c m o s 工艺的o t p 存储器的设计与研究 增加一层金属或者多晶都会增大成本、复杂性和制造时间。因此，限制嵌入式存 储器发展的最大障碍就是与c m o s 逻辑工艺的兼容问题，目前虽然有所突破，但 是距离成熟的普及应用还有很长的路要走。 在专用集成电路设计制造中，更短的上市时间，更低成本价格，往往是占领市 场的重要因素。作为s o c 重要组成部分的嵌入式存储器，非易失性存储器和传统 c m o s 工艺不兼容的问题，往往显得最为重要。传统结构的非易失性存储器单元 一般需要多层的多晶硅层，比如说他们一般都有一层浮栅【2 】，如图1 1 所示，不但 使生产成本增加，而且用作嵌入式存储器的时候更会增加集成的难度。 f l o a t i n g 图1 1 浮栅型非易失性存储器 g 如 标准c m o s 逻辑_ l 艺一般只有一层多晶硅，而且没有浮栅。现在设想用现有 c m o s 逻辑工艺去实现非易失性存储器，这样不但会降低成本，而且在s o c 或者 其它系统中将会集成的更好。因此制造不需要增加额外的掩膜以及工艺步骤的非 易失性存储器将会很有用，o t p 存储器也是如此，因此o t p 存储器的研究主要集 中在能与标准c m o s 工艺兼容的存储单元的研究。 1 3 国内外o t p 存储器的发展现状 目前各主要o t p 存储器d 供应商，对基于标准c m o s 工艺的o t p 存储器的 研究以及其成熟的产品从结构上主要分为三种： ( 1 ) 连接电容型( c o u p l ec a p a c i t o r ) 图1 2 为m o n o l i t h i c 公司的l o g i cn v m 的存储单元【3 1 ，这种结构一般都是有一 个电容连接到读取管的栅上，通过电容的充放电来改变栅上电荷的数量，也即是 通过改变读取管的阈值电压达到控制管子的开启还是关断的状态。以p m o s 管为 列，电子被有选择的注入到栅上，这就使p m o s 管的阈值电压的绝对值减少，以 致使在正常偏置条件下，该读取管打开。 第一章绪论 3 图1 2 连接电容型o t p ( 2 ) 串联晶体管型( s e r i a lm o s f e t ) 图1 3 为e m e m o r y 公司的l o g i cn v m 的存储单元【4 】，这种结构一般都是通过 管子串联得到，其中一个为控制管，一个为读取管，读取管的栅极浮空，是通过 对浮栅电荷的注入，到达改变读取管的阈值电压进而改变其开启关断状态的目的。 b l f c鸵乳 图1 3 串联晶体管型o t p ( 3 ) 电介质击穿型( f u s e a n t i f u s e ) 图1 4 电介质击穿型o t p 图1 4 为s i d e n s e 公司的1 to t p 存储器的存储单元【5 】，它主要是通过对薄氧化 4 基于标准c m o s 工艺的o t p 存储器的设计与研究 层区域击穿达到对存储单元编程的目的。 以上所述三种类型的结构它们的共同特点是可以和现有的逻辑工艺结合，不需 要额外掩模层，降低了成本和制造难度，这也是目前l o g i co t p 主要的研究方向。 1 4 课题的主要工作及技术要点 本文主要围绕o t p 存储器的设计展开，在对o t p 存储器深入研究的基础上， 完成整个o t p 存储器的设计。主要工作包括以下几个方面： ( 1 ) 学习研究了一种基于标准c m o s 工艺的o t p 存储器单元及阵列 ( 2 ) 讨论并决定了该种单元的工作条件 ( 3 ) 设计o t p 存储器电路，完成各个功能模块 ( 4 ) 完成o t p 存储器的版图设计，并通过d r c ，e r c ，l v s 等相应的验证 ( 5 ) 提取版图寄生参数，采用h s p i c e 和h s i m 进行了后仿真，精确测量了整个 o t p 存储器关键路径的各段时序 ( 6 ) 对样片进行测试，重点分析了存储器的数据保持能力 本次设计中的技术要点： ( 1 ) 新单元工作电压的确定 ( 2 ) 新单元工作模式的确定 ( 3 ) 新单元各个模块电路的设计 在设计中使用以下工具： 电路图输入工具：c a d e n c e 公司的v i r t u o s o 版图设计工具：s p r i n g s o f t 公司的l a k e r 3 1 v 2 寄生参数提取工具：s y n o p s y sc a l i b r e 2 0 0 6 电路仿真工具：h s p i c ev 2 0 0 6 ，h s i m 1 5 论文章节的组成 本论文的章节安排为：第一章为绪论部分；第二章对o t p 存储器的工作原理 和各部分模块电路的设计做详细的阐述；第三章设计了一个3 2 b i t so t p 存储器， 对各子模块电路进行优化设计；第四章针对版图设计做了具体分析，并提出一些 设计意见：第五章针对所设计的o t p 存储器，给出了验证方法以及验证结果；第 六章介绍测试的规则以及对本次设计的3 2 b i t so t p 存储器测试的结果讨论；最后 对本设计进行总结，以及对新方法的展望。 第二章存储单元结构和工作机制 5 第二章存储单元结构和工作机制 基于标准c m o s 工艺的o t p 存储器的存储单元有很多，各有特点，本章就所 选取的存储单元，首先对单元的结构作了分析和展示，然后根据阈值电压的分析， 详细地说明了单元的工作机制。 2 1 存储单元的结构 市场上实现单层多晶的非易失性存储器按照编程方式的不同主要分为两种：载 流子编程( c a r r i e r sp r o g r a m ) 和电介质击穿编程( d i e l e c t r i cb r e a k d o w np r o g r a m ) 。它们 主要是通过改变连接管子的导通状态达到存储信息的目的。其中有代表性的产品 有e m e m o r y 公司单层p o l y 的e p r o m ，以及s i d e n s e 公司的a n t i f u s e 存储器， 前者是载流子编程的代表，后者为电击穿编程的代表。 此次设计正是选用e m e m o r y 公司的存储器单元结构作为本次设计o t p 存储器 的存储单元。图2 1 就是此次选用的存储单元，它由两个p m o s 管串联组成，其 中两个晶体管共用一个漏极，在一定程度上减少了存储单元所占的面积。相对于 堆叠栅晶体管来说，面积是有所增大。但如果存储单元是用在代码存储、系统配 置等方面，不是用在大容量的存储设备，则客户关心的问题是生产成本，而不是 面积，因为l o g i co t p 存储器在工艺上少了一层掩模层次，完全可以和外围的标 准c m o s 工艺兼容，降低了成本。 v s l f g q v n w 图2 1 存储单元结构 v b l 如图所示，这个存储单元有两个连接的p m o s 管组成，第一个p m o s 管作为选通 晶体管，它的栅极连接到s e l e c tg a t e 电压( v w l ) ，它的源极接到s o u r c el i n e 电压( v s l ) ，它的漏极和第二个p m o s 的漏极连接到一起，而第二个p m o s 的源极 接到b i t el i n e 电压( v b l ) ，同时这两个连接的p m o s 管的n w e l l 也连接到一个 l 基于标准c m o s 工艺的o t p 存储器的设计与研究 n w e l l 电压f v n w ) 。第二个晶体管作为存储管，它的栅极作为浮栅，用以存储电 荷达到编程的目的。如图2 2 所示为此次选用存储单元的版图。 圈2 2 存储单元版图 2 2 阈值电压分析 浮栅存储电荷，事实上是通过改变存储管的阈值电压来达到编程的目的，因此 在介绍存储单元工作机制之前，先来分析闽值电压与栅电荷的关系1 6 。定义存储管 的栅极为浮栅f g ，f g 和源极s 之间的电容为o ，f g 和衬底b 之间的电容为岛， f g 和漏极d 之间的电容为c d 。 存储管的阈值电压公式可定义为 = k q 气 f 2 1 1 其中j ( 是依赖栅极和村底材料、掺杂和氧化层厚度的一个常数，q 是存储在f g 中 的电荷，c o x 是氧化层电容。总的电荷量q 可由下式得到 q 2 ( 一) + g ( 一) + c d ( 一) + g ( 一) r 2 2 ) 、，k 、v s 、珞分别为控制栅c g 、浮栅f g 、源极s 、漏极d 、衬底b 上 的电势。当f g 上的电荷改变时，存储管的阈值电压可以改为： k 2 + 蟛 f 2 3 1 其中是初始状态阈值电压一h 是f g 上存储电荷之后阐值电压的变化量。 f g 上电荷改变阐值电压可以用下面公式描述： = q m c ”( 2 - 4 ) 其中， 第二章存储单元结构和工作机制 7 a v , = v t ( p r o g r a m m e d ) 一v t ( i n i t i a l ) ( 2 5 1 可以看出f g 上电荷的变化最终导致了阈值电压的变化。如式( 2 6 ) 所示， a q r g = q r c ( p r o g r a m m e d ) 一q r g ( i n i t i a l ) ( 2 6 ) 浮栅上电荷数量的变化有， a q m2 i g a t ( 2 7 ) 其中4 f 为编程时间，乓为浮栅漏电流，这主要是由沟道产生的电子或空穴经过氧 化层隧穿到栅极产生的电流，也是浮栅存储管编程的主要机制之一【7 1 。 浮栅上电荷数的改变导致的阈值电压k 的改变 k = 形o + l = a q r c c f c ( 2 8 ) 其中c f a 为浮栅电容。 图2 3 为存储管的转移特性曲线，两条曲线a 和b 分别代表着编程后和初始 状态或擦除后的转移特性曲线，从图中可以看出a b 两条特性曲线相互平行，曲线 b 比曲线a 向右平移了a q f g c f g 离，同时a 表示状态“1 ”，b 表示状态“0 ”，选 取适当的读取电压= ，电流似“1 ”) 将有较大的电流值而电流易( “0 ”) = o 图2 3 存储管转移特性曲线 2 3 沟道热载流子的产生 当浮栅f g 和选择栅s g 打开之后，电子将通过浮栅和选择栅下面的沟道，在 经过浮栅下面的沟道时，将会碰撞衬底中的原子并使之电离，在漏极和衬底形成 基于标准c m o s 工艺的o t p 存储器的设计与研究 的p n 节处产生电子空穴对，其中有一些幸运的热电子或热空穴在浮栅电压的影响 下隧穿到浮栅上。最后浮栅上存在的到底是电子还是空穴主要取决于不同的浮栅 电压v f g ，正是这个电压产生了栅电流【8 】。 如图2 4 所示，x 轴为浮栅上的绝对电压，y 轴为浮栅的栅电流，对于不同的 绝对栅压，栅电流的组成也不同。由图可知，低电压情况下对应的栅电流主要有 c h h ( 沟道热空穴) 组成，高电压情况下对应的栅电流主要有c h e ( 沟道热电子) 细成。 图2 4 沟道载流子的生成图 因此当浮栅上的绝对电压逐渐增大时，标记c h h 的区域首先出现，沟道中产生空 穴，随着浮栅电压的增强，进入由c h e 标记的区域，由于本次设计的存储器内核 由p m o s 组成，因此希望用电子达到编程的目的，所以改变电压的供给，使得浮 栅上耦合得到的电压处在c h e 标志的区域。 在本设计中，因为f g 浮空，没有外接电压直接加到浮栅上，浮栅处在不固定状 态，因此v f a 主要是通过耦合其源极、漏极以及衬底电压得到的【9 】： 巧略= 口s 珞+ 口d + 口丑+ ( q c 山) ( 2 9 ) 其中口为耦合系数， 定义浮栅f g 上总的电容为： g = + c b + c d + g ( 2 1 0 ) 则电极，上的耦合系数为： q j2 c j c t 【2 1 1 ) 其中是栅极g 、漏极d 、源极s 和体端b 。 第二章存储单元结构和工作机制 9 利用沟道热电子( c h e ) 对存储内核进行编程【1 0 】，它利用高电场加速得到的热电 子注入浮栅来实现电子的移动。此方法编程速度比较慢，这是因为电子注入效率 很低，其依据是建立在可能性的统计学规律之上。热电子注入机制也增加了漏极 区域的电离，多子和少子都被电离产生。高动能的空穴通常被衬底所收集从而形 成衬底电流而电子则被漏极区域收集形成漏极电流。此时，如果氧化层电场吸引 电子，那么这些载流子将克服能量势垒通过氧化层到达浮栅区，形成栅极注入电 流。然而幸运电子克服二氧化硅能量势垒到达栅极，由肖特基建立的幸运电子模 型可知，它必须具备三个条件【l l j ： ( 1 ) 一个有碰撞产生的电子能够得到足够的能量而变成热电子，而且在碰撞后它的 运动方向指向s i s i 0 2 接触面，并在碰撞过程中仍保持原来的很高的能量。 ( 2 ) 此热电子必须从改变方向后到达s i s i 0 2 接触面前未发生任何碰撞。 ( 3 ) 电子在s i s i 0 2 接触面移动到浮栅的过程中，它必须不被氧化层中的电势阱所 吸引或者能够克服氧化物中电场的排斥，而且在氧化层的电场中没有碰撞。 满足上述要求的电子注入到浮栅，改变存储管的阈值电压进而达到对存储单元 编程的目的。 2 4 存储单元的工作机制 现在对该存储单元的具体工作机制进行分析，对存储单元的操作主要包括数据 的写入、数据的擦除以及数据的读取。下面就这三种操作分别作详细的分析。 2 4 1 存储单元的编程 在写1 操作过程中，如图2 5 所示，对存储单元各端添加相应的电压，电子被 选择性的注入到存储管的浮栅f g 上，则存储管的浮栅电压变得低于g r o u n d 电 压，这样存储管就会保持在打开状态，写1 完成。 图2 5 写1 操作 l o 基于标准c m o s 工艺的o t p 存储器的设计与研究 在写0 操作过程中，如图2 6 所示，对存储单元各端添加相应的电压，在这样的偏 置下，没有电子注入到浮栅f g 上，存储管的栅电压没有被改变，仍保持关断状态， 成这个过程为写0 。 2 4 2 存储单元的擦除 图2 6 写0 操作 在擦除模式中，在经过紫外线的照射之后，存储管的状态被改变，电子通过紫 外线照射的方式从浮栅上逃脱，解除编程状态，存储管的阈值电压恢复到未编程 状态。为了完成擦除，存储单元以及它的外围电路必须用一种紫外线可穿过的电 介质材料覆盖，这种材料可以是氮氧化合物，二氧化硅，很薄一层的氮化硅或是 相关的材料等等。对于o t p 存储器来说，这些可以让紫外线穿通的电介质层的数 目，主要取决于它们之间的互联等级。 2 4 3 存储单元的读取 在读1 操作过程中，如图2 7 所示，对存储单元各端添加相应的电压，如果存 储单元是被写1 操作的，则浮栅上就会被电荷充电，则v r g - v s v r h p ( p m o s 的 阈值电压) ，管子关断，读取状态0 。 图2 8 读0 操作 2 5 本章小结 本章主要讲述了所选的基于标准c m o s 工艺的o t p 存储单元的结构，并通过 对阈值电压的分析，展示了o t p 存储器单元的编程、擦除以及读取的工作机制。 第三章o t p 存储器的设计 第三章o t p 存储器的设计 如图3 1 所示为非易失性存储器的总体框图。一个非易失性存储器除了存储单 元内核之外，主要还包括以下几个外围电路部分：地址译码电路、时序控制电路、 高压电路、输入输出电路。存储内核选定后，外围电路的设计，直接关系到整个 存储器的性能。下面分别对各个部分在设计中通常采用的方法和结构作进一步的 说明，并根据本次设计的3 2 b i t so t p 存储器给出具体的例子说明。 图3 1 非易失性存储器结构示意图 3 1 存储器阵列布局 对于整个存储器来说，存储阵列在整个存储器的布局中占有着极其重要的位 置。存储阵列就是由存储内核按照一定的密度排列形成的，其水平方向由字线连 接，垂直方向由位线连接。当水平方向存储单元较多时，字线的负载会急剧增加， 字线延时也随之增加。同样在垂直方向共享位线的存储单元较多时，位线的负载 也会增加，这都会减小存储器的读取速度，增大其功耗。因此存储阵列的布局是 致关重要的。另外存储阵列的布局也影响着地址译码电路的设计和其它子模块的 布局，比如说译码电路的布局，就是和存储阵列相对应的。 通常存储阵列按照存储容量的大小来划分大概可以分为三种【1 2 】： 1 4 基于标准c m o s 工艺的o t p 存储器的设计与研究 ( 1 ) 单一存储阵列布局 在低容量的存储器设计中，当字线电容和位线电容都不是很大时，存储器的数 据存取速度不受限于字线延时和位线延时，存储阵列适合于采用单个存储块布局， 如图3 2 所示。 图3 2 单一布局 ( 2 ) 左右存储阵列布局 当字线电容和电阻比较大时，字线延时会影响到存储器的速度。将存储阵列分 成左右两块布局，字线驱动器所负载的电阻将减小一半，电容不变，字线延时几 乎减小一半，如图3 3 所示。 行 译 存储阵列 码 存储阵列 器 列译码器列译码器 图3 3 左右布局 ( 3 ) 上下左右存储阵列布局 当位线比较长时，存储器的功耗会比较大。在存储器功耗要求比较低时，一般 在左右存储块布局的基础上，再将位线分段布局，减小了位线充放电电容和电阻， 提高存储器读取速度，而且节省共耗。上下存储块的位线通过列复用电路选择输 出，共用敏感放大器和输入输出缓冲器，如图3 4 所示。 本设计存储容量为3 2 b i t s ，属于低容量存储器，因此选用单一存储阵列布局。 第三章o t p 存储器的设计 1 5 行 译 存储阵列 码 存储阵列 器 列译码器 列译码器 行 译 存储阵列 码 存储阵列 器 图3 4 上下左右布局 3 2 地址译码电路 译码器的设计最主要从整个存储器的布局考虑。不但要考虑面积，而且这些译 码单元应紧密连接到存储器的内核，所以译码器单元的尺寸必须和内核尺寸匹配， 否则就会造成布线的极大浪费以及因此引起的延迟和功耗的增加【l3 1 。 地址译码电路是非易失性存储器电路中非常重要的组成部分。地址译码电路对 整个电路的功耗和速度都有相当重要的影响。主要可以分为两种：行译码器和列 译码器。行和列的交叉处的存储单元，即为要进行读或写操作的存储单元。译码 电路中的逻辑门可以采用c m o s 静态电路和动态电路两种方式实现。 3 2 1 静态c m o s 逻辑 静态电路可以用或非( n o r ) 结构实现，也可以用与非( n a n d ) 结构来实现。但 n o r 门译码器占用较大的芯片面积，对于扇入超过4 的逻辑门，采用互补c m o s 来实现n o r 功能面积消耗是不太现实的，并且会给前一级驱动电路带来较大的负 载，所以采用准n m o s 设计方法。这样可有效减小面积，但存在功耗大的缺点。 在这该情况下，把复杂门分成两级或多级逻辑通常能产生速度更快，面积更省的 译码电路【l4 | 。 采用多级译码电路有以下优点： ( 1 ) 减少了所需要的晶体管数目。对于8 输入地址译码，减少了约4 8 1 5 】。 ( 2 ) 随n a n d 门输入数目减半，传播延时减少了约4 倍。延时与扇入成平方关系。 1 6 基于标准c m o s 工艺的o t p 存储器的设计与研究 仍h 4 掣塑斟多牲 ( 2 ) ， 2 a 2 - a b ( 2 ) 日( 2 a b a 臼( 2 a b b a , a b 一 日毋a 妒 蟛 c 矿 图3 5 静态电路实现3 8 译码器 采用静态c m o s 逻辑门实现的译码电路如图3 5 所示。其电路由三输入与非( n d 3 ) 和反相器( 小) 组成。预译码器的输出将要驱动很多份译码电路，因此反相器要驱 动很大的负载。如何优化反相器的尺寸是设计中的关键。 当驱动一个大电容负载时，简单的增加反相器的尺寸就可以，但会给与非门带 来比较大的负载，整个逻辑链的延时会加大。如果不通过多次仿真分析，很难使 逻辑路径获得最小延时。由s u t h e r l a n d 等提出的逻辑努力理论是优化逻辑路径延时 的最简单方法【1 6 】。门电路的延时由两部分组成。一项为努力延时( e f f o r td e l a y ) ，是 与门的扇出成线性关系，其值为门的输出电容与输入电容的比值。这部分延时是 由于门对负载电容充电或放电引起的，与门的尺寸和负载相关。另外一项为寄生 延时( p a r a s i t i cd e l a y ) ，这部分是对内部寄生电容充电或放电的延时，与门的尺寸和 负载没有关系。利用这个模型，一个门的延时可以简单的表示为： d = 厂+ p ( 3 1 ) 其中厂为努力延时，p 为寄生延时， f = g h ( 3 - 2 ) 努力延时又可以分为逻辑努力g 和电器努力 ，电器努力也即是门电路负载电容与 输入电容的比值，因此一个门的延迟可以表示为 d = 厂+ p = g h + p = g “1 d 旧c _ 删) + p ( 3 - 3 ) 其中c o t r r 为门电路的负载电容，c m 为门电路输入电容。 3 2 2 动态逻辑 静态门实现多扇入的逻辑时，需要很多尺寸相当大的p m o s 器件，面积较大。 准n m o s 门有助于减少高扇入时面积大的缺点，但在工作时，存在直流功耗。采 用动态电路则可以设计比静态门更快，且比准n m o s 电路功耗低。 基本动态电路如图3 6 所示，驱动电流的能力等效于一个单位尺寸的反相器。 第三章o t p 存储器的设计 1 7 _ 。 l 。j - l i 广 图3 6 基本动态电路图 在时钟低电平时，为电路预充阶段，输出节点被预充到高电平。在时钟为高 电平时，为电路求值阶段，此时输入端a 、b 若都为高电平，输出节点被下拉至低 电平。若输入端有一个为低电平，则输出节点不存在一条连接到地的路径。而此 时预充电管m p l 已截止，输出节点的值是通过电荷存储在输出节点电容来实现的。 电 动态门在应用中，有很多优点。在设计时，上拉p m o s 宽度w 为2 ，下拉n m o s 宽度为3 来得到与单位反相器相同的驱动能力和延迟。但事实上，在c k 信号最先 到达，a 、b 是后到达的信号的情况下，晶体管m 1 和m 2 的宽度可以减为2 。 3 2 3 应用 然而在译码电路实际应用中采用动态门设计，需要一个时钟信号来进行正确的 操作。而且时钟信号必须连接到所有的动态门，在物理版图实现上带来了额外的 负担。而且在随着半导体制成工艺的发展，在进入深亚微米时代后，管子尺寸进 一步减小，导致的对漏电流的考虑，也越发的重要。因为采用动态门设计，但输 出点的状态不能稳定存在，所以成熟的译码电路还是会选择静态逻辑来实现。 在大容量存储器设计中，行地址比较多，行地址译码路径一般分为三级电路设 计：预译码电路，译码电路和字线驱动器【1 。7 1 。分级译码的使用，既可以提高速度， 也达到了减小面积的目的。以存储阵列为5 1 2 行为例，使用地址a 9 ：o 】作为行译码 1 8 基于标准c m o s 工艺的o t p 存储器的设计与研究 地址，选择5 1 2 根字线。图3 7 为行地址译码器电路示意图。 a x p c x p r e d c 图3 7 行地址译码电路示意图 、 亿 因为本次设计的存储器内核容量只有3 2 b i t s ，采用b y t e 编程模式( 也即8 位一 组一同编程) ，而且输出时采用3 2 个输出端口同时输出数据，所以译码电路比较 简单，也不需要分级译码，、礼方向如图3 8 所示。 图3 8 字线驱动电路 在时钟低电平时，为电路预充阶段，输出节点被预充到高电平。在时钟为高电 平时，为电路求值阶段，此时输入端a 、b 若都为高电平，输出节点被下拉至低电 平。在对存储单元进行编程时，根据第二章中对于存储单元编程操作的说明，写“1 ” 和写“0 ”主要是通过b l 上所加电压的高低来区分的，而且对于存储单元的编程是 按字节编程的，3 2 位地址被分为了四个字节，因此b l 的解码通过一个2 4 译码器 第三章o t p 存储器的设计 1 9 就可以完成，如图3 9 所示。 a 图3 9 列译码电路示意图 表3 1 列译码真值表 y n a y n y n y n y n 0 01ooo 0 101oo 1 0oo1o 1 1 ooo 1 通过地址端口a 输入的数据解码出需要编程的8 位，然后根据数据输入 端口d i n 输入的数据，分别对选中的8 位编程，图3 1 0 为位线编程驱动电路。 y p a p c u n l 图3 1 0 位线驱动电路 2 0 基于标准c m o s 工艺的o t p 存储器的设计与研究 3 3 时序控制电路 时序控制电路一般尽可能简单，使之易于版图布局。这部分电路主要是接受外 部输入信号经过逻辑组合完成对内部的存储器单元编程、擦写以及读取等操作的 时序逻辑控制。常见的时序控制电路有d e l a y 和s h o r t ，下面分别就在本设计 中出现的电路作说明。如图3 1 1 所示为本设计中所用的s h o r t 电路，输入信号 经过一串延迟后到达两输入与非门与自身取与非运算，其中n a n d 2 之前的电路也 就是d e l a y 电路，调节p m o s 电容前一级的反相器1 1 和p m o s 电容m 0 的尺寸 即可改变整串延迟的r cd e l a y 。图3 1 2 为s h o r t 电路的电压仿真波形。 西 图3 1 1s h o r t 电路 图3 1 2s h o r t 电路电压波形 ” ， u ： ” ” ” ， 。 翔 ii-a； 第三章o t p 存储器的设计 2 1 3 4 高压电路 存储器写入数据和擦除数据的时候，一般需要一个高压来对其编程或擦除，这 个电压一般要高于整个芯片的电源电压。而且一般只希望外部只有一个电源对芯 片供电，所以就需要有一个高压产生电路。电荷泵系统可以作为这个升压系统【1 8 】， 当输入为一电源电压v d d ，可产生输出电压为k v d d 的输出电压( k 为电压增益) 。 最基本的电荷泵为d i c k s o n 电荷泵，其电路图和时钟波形如图3 1 3 所示。 电荷泵的输出电压公式为： w2 啪一巧州赢啪吲一而1 v 1 0 u t 了 限4 、 其中为m o s 管阈值电压。 然而本设计为嵌入式p ，由于受到面积和功耗限制等因素的影响，再加上系统 中有提供高压的电源( 6 5 v ) ，因此这里就不再设计电荷泵系统，减少了面积，功耗， 提高了稳定性。这里就高压电路中的各个功能模块就进一步的说明。 眯厂 厂 厂 厂 伽 广 厂 厂 厂 h 个v 0 0 少 个1 1 巾d 山 图3 1 3m o sd i c k s o n 电荷泵电路图及时钟波形图 3 4 1 上电复位电路( p o r s t ) 由于系统在上电后，系统内部工作状态都未知，为使电路能按照我们所要求的 方式去工作，必须在系统上电后，给内部的各个模块电路提供一个复位信号。 ， 日个f俅十- t i 饿 基于标准c m o s 工艺的o t p 存储器的设计与研究 其电路如图3 1 4 所示。其仿真波形如图3 1 5 所示。 图3 1 4 上电复位电路图 图3 1 5 上电复位电路电压波形 在波形图上，我们把工作状态分为三段。第一段为图上的a 区域，v d d 刚上 电，此时v d d 上升时，节点n 1 基本保持不变，节点n 2 在m o s 电容m 4 的耦合 作用下，跟随v d d 变化，m 1 管关断；在图上的b 区域，当v d d 比节点n 1 超过 ：| ， u 址 。 ” 证 ， 孙 觚 。 言巴l-量； 第三章o t p 存储器的设计 2 3 一个p m o s 管阈值电压v r p 时，m o s 二极管m 2 导通，n 1 节点的电压始终与v d d 保持一个阈值电压嘞差( v n i = v d d ，节点n 2 在m o s 电容m 4 的耦合下仍 跟随v d d 变化，输出p o r s t 信号为高电平；进入c 区域时，节点n 1 的电压超 过了后面反相器的触发电压，反相器翻转，使得节点n 2 变低电平，m o s 管m 1 打开，维持节点n 1 为高电平，输出p o r 信号变低。完成整个上电复位过程。 3 4 2b o o s t 电路 在读取操作时，字线信息通过一个n m o s 传输管到达灵敏放大器，n m o s 打 开则读取字线上的信息。作为选通字线的控制信号v d d b o o s t 若想保持字线上 的信息完整的输出到灵敏放大器，v d d b o o s t 必须高于正常工作电压v d d 这样 才能使字线上的数据全幅通过选通n m o s 管如图3 1 6 所示为b o o s t 电路图，图3 1 7 为b o o s t 电路的工作电压波形。当y b o o s t 信号为高电平时，n 1 点为低电平， n 2 被缓慢冲高。在此过程中，n 1 点的低电平经过反相器之后，输出到m 2 管的栅 极电压低于源极电压v d d ，m