（计算机科学与技术专业论文）基于“龙腾r2”微处理器测试结构设计与研究.pdf

摘要 本论文研究内容是国家某预研课题的一部分，目的是研究r s c 微处理器的体 系结构和方法，设计兼容于p o w e r p c 指令集的3 2 位嵌入式微处理器。做为一款 百万门级的处理器“龙腾i 也”，其测试工作尤为重要。本论文设计实现并实施了“龙 腾r 2 ”微处理器的测试工作。 本论文主要完成了如下的研究工作： 1 深入研究各种d f t 算法。针对“龙腾r 2 ”的内部设计，测试结构采用全扫描和 内建自测试相结合，使用j 1 - a g 作为整个测试的接口。其中全扫描测试故障 覆盖率达到9 4 9 4 ，内建自测试的故障覆盖率1 0 0 。 2 深入研究“龙腾r 2 ”微处理器的i c d 系统对测试结构的需求，并通过v c r i l o g 代码完成初步设计实现，使用n c s i m 进行仿真，验证其功能的可实现性和正 确性。 3 流片前参与“龙腾r 2 ”微处理器的f p g a 原型验证工作，增加设计的成功率， 流片后负责完成“龙腾r 2 ”微处理器在a 1 陋设备上的测试，以及在系统板上的 调试验证工作，该系统板由西安航空计算技术研究所提供。 4 深入研究i e e e l l 4 9 1 协议和e j l a g 原理，设计t a p 控制器，分析片上调试 电路功能，编写h d l 级代码初步实现基本功能，通过n c s i m 仿真验证其功 能的正确性，讨论将其应用于“龙腾r 2 ，微处理器上的可行性。 关键字：“龙腾r 2 ”，边界扫描，全扫描，内建自测试，片上调试 a b s n a c t t h er e a r c hi sp a r to fn a t i o n a ip a f c hp r o j e c t t h ep u r p o i st 0s t i l d yt h e s 觚c t u a n dm e t h o d0 fr j s cm i c r o p r o c e s r d e s i 弘3 2 b “e m b e d d e dn l i c r o p r o c e s s o r c o m p a t i b l e 晰mp o w e r p ci n s 缸u c t i s e t t 1 l et e s ti sn e c e s s a r yf o r “l 0 n 鲥l l n lr 2 ， w h i c hi sam i l l i o ng a t c sm i c m p r o c e s s o li l lt l l i sp a p e r ，t h ea u t h o rd e s i g n 锄di l l l p l e m e n t t l l et e s to f “l o n 垂i 啪r 2 t h i sp a p e rs 删i e sn 墟c o m p l e t i o no f t h ef o l i o 砸n g ： 1 d e e p l ys t i l d i e dd f ta i g o r i t f o rt 王l ei n t e m a ls 虮i c t u r eo f “l o n 鲥啪r 2 ”， s 眦n l r a ld e s 啦u s i n g 舢- s c 狮t c s t 锄d b u i l 协s e l ft e s tc o m b i m t i 呱峨，r a g 嬲t h ew h o l et e s ti n t e r f a c e s c 勰t e s tr e a c h e d9 4 9 4 f a u l tc o v e r 司g c ，b u i l t _ i ns e l f t c s tr e a c h e d1 0 0 f a u i tc o v c r a g e 2 r e s e a r c ho n l o n 昏i 啪r 2 ”m i c r o p r o c e s s o r t e s tf o rt h em e d so ft l l ei c ds y s t e m u s e dv e r n o gc o d et oi i i l p l 锄e n tp r e l i m i n a l yd e s i g l l ，a i l ds i i l l u l a t e d 、v i t l ln c s i m 3 b e f o r ct a p e do u t ，p 缸i c i p a t ei i im e “l o n 豇i 啪r 2 ”m i c r o p r o c e s s o rf p g a p r o t o t y p ev e d f i c a t i o n a f t e rt a p c do u t ，r c s p o n s i b l ef o rm ec o m p l e t i o no f l o n t i 啪 r 2 ”m i c m p r o c e s s o rt e s ti nt h ea t e t e s te q u i p m e n t ，a n dd e b u g g e do ns y s t e mb o a r d d e v e l o p e d b y a v i a t i o ni n s t i t i l t eo f c o m p u t i n gt e c h n o l o g yi nx i 。a 1 1 4 s 砌i e di e e e1 1 4 9 1 蜘de j t a gd e s i g i lt a pc o n 仃0 1 i e la n a l y z c di n c i r c u i t d e b u g 缸l c t i o i l s ，i m p l e m e m e d 、v i t l lh s lc o d e ，a 1 1 dv c r i f i e di nn c - s i m ，d i s c l l s s e d t l l ea v a i l i a b i l 时o fi m p l e m e mo n n 舒i u mr 1 ”m i c r o p r o c e s s o l k e y w o r d ：“l o n 勘l i i lr 2 ”，b o 衄d a r ys c 矾f h l ls c 飙，b i s t 0 nc h i pd e b u g u 西北工业大学 学位论文知识产权声明书 本人完全了解学校有关保护知识产权的规定，即：研究生在校攻读学位期 间论文l 。作的知识产权单位属丁两北l ：业人学。学校有权保留并向国家有关部 门或机构送交论文的复印件汞1 电子版。本人允许论文被商阅和借阅。学校可以 将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩 印或扫描等复制手段保存和l 汇编本学位论文。同时本人保证，毕业后结合学位 论文研究课题再撰写的文章一律注明作者单位为西北：1 _ _ = 业大学。 保密论文特解密后适用本声明。 学位论文作者签名：耻 朋年弓月馏日 指导教师签名 衅 月谬日 西北工业大学 学位论文原创性声明 秉承学校严谨的学风和优良的科学道德，本人郑重声明：所呈交的学位 论文，是本人在导师的指导下进行研究工作所取得的成果。尽我所知，除文中 已经注明引用的内容和致谢的地方外，本论文不包含任何其他个人或集体已经 公开发表或撰写过的研究成果，不包含本人或他人已申请学位或其它用途使用 过的成果。对本文的研究做出重要贡献的个人和集体，均己在文中以明确方式 标明。 本人学位论文与资料若有不实，愿意承担一切相芙的法律责任。 学位论文作者签名 溯年砂妇 州北l 。业人学硕十学位论文第一章绪论 1 1 课题背景及来源 第一章绪论 自从1 9 7 5 年m o o r e 提出了半导体业著名的m o o r e 定律，微处理器一直按着 这个定律高速发展。美国半导体工业协会( s i a ) 在1 9 9 5 年组织专家根据微电子 芯片技术发展的实际可能和信息产业预期发展的需要制定了一个半导体技术的发 展规划，该规划又在9 7 年和9 8 年做了修改【2 】，见表1 1s i a1 5 年微电子发展概 况。该表展示了微电子芯片技术的现状和未来。 一 表1 1 ：表ls i a1 5 年( 1 9 9 7 2 0 1 2 年) 微电子发展概况 年代 1 9 9 71 9 9 92 0 0 l2 0 0 32 0 0 62 0 0 92 0 1 2 集成度( 管数c m 2 )8 m 1 4 m1 6 m2 4 m4 0 m6 4 m 1 0 0 m 芯片面积( a s i cm m 2 )4 8 0 8 0 08 5 09 0 01 0 0 01 1 6 01 3 0 0 最多御线层数 66 7777 88 99 最低电源电压( v ) = 1 8 = 1 5 = 1 2 = 1 2 = o 9 = o 6 = o 5 高性能芯片功耗( w ) 7 09 01 l o1 3 01 6 01 7 01 7 5 电源供电芯片功耗 1 21 41 722 42 83 2 ( w ) 从表1 1 可以看出，随着半导体产业的飞速发展，微处理器集成规模越来越 大，微处理器测试工作面l 临着越来越大的问题。主要包括：一是测试故障覆盖率 ( f a u l tc o v e r a g e ) ，即是测试的完备性，现在芯片设计的晶体管集成度已经达到了 百万门级以上，为使测试达到9 5 以上的覆盖率，已经无法靠手工书写激励完成。 二是测试成本和效率，微处理器的测试，一般需要在自动测试设备( a t e a u t o m a t i c t e s te q u i p m e n t ) 上完成，测试所需要的时间和测试激励的大小都将对测试成本产 生很大的影响。 早期设计电路在几千门集成度的时候，电路的测试激励主要依靠手工编写， 但随着集成度增加，依靠手工编写的激励已经无法达到很高的故障覆盖率，人们 开始寻求更可靠的测试方法，于是可测试性设计技术( d f td e s i g i lf o r t e s t ) 应运 而生。发展到今天，可测试性设计技术已经非常的成熟，很多e d a 厂商( s y l l o p s ” c a d e n c em e m o r ) 都提供各自的d f t 工具。 西北工业大学硕士学位论文第一章绪论 “龙腾r 2 ”微处理器是西北工业大学航空微电子中心自主研发的一款高性能、 低功耗的嵌入式微处理器，其d i e 的规格尺寸为5 2 4 o m m 2 ，集成度为4 0 0 万门 左右。针对这样一个复杂微处理器的测试工作，本文对现有的可测试性技术进行 了深入研究，并在“龙腾r 2 ”微处理器上进行了测试结构的设计实现，以及后期的 测试验证。 1 2 可测试性设计技术 可测试性设计技术( d f t ) 在2 0 世纪7 0 年代提出，其核心思想就是在设计 的一开始就将测试方法考虑进去，以解决日益复杂的测试问题。d e s i 阱f o rt c s t 虽然被翻译成可测试性设计，但是它的含义不是研究测试方法的可行性，而是研 究如何使设计电路的测试方法更加方便和有效。 b e r u l e t t s 在1 9 8 4 年提出的可测性设计定义为l l 】：对于一个设计，如果可以通 过一定的测试激励对集成电路进行完整的测试，并且这些激励满足预先要求的测 试成本和时间耗费，则我们称它是可测试的。 可测试性设计一般包含两个主要的内容：一是通过增加尽量少面积丌销，使 得设计电路的测试变得很简单：二是通过有限的测试激励可以检测或定位电路的 所有故障。 1 2 1 可测试性设计的目标 1 增加设计电路的可控制性和可观察性。随着设计电路集成度提高，设计内部 电路节点的可测试性主要取决于该节点的可控制性和可观察性。可控制性代 表了测试电路任意节点置为指定的逻辑值1 ，o 的难易程度，而可观察性代表 了测试电路任意节点值输出并可以观察到的难易程度【l 钔。 2 测试激励尘成更为容易，更易于使用a t p g 工具产生。 3 便于提高测试激励的整体质量，包括故障覆盖率、测试激励数量、测试实施 时间长短等。 4 增加的测试电路部分对原设计电路的性能影响应尽可能小。可测试性设计一 般都会增加额外逻辑电路，芯片面积会增加、速度会有所下降。但只要没有 对原设计产生过大的影响，一般都是可以接受的。 2 西北l 业人学硕十学何论文第一章绪论 1 2 2 可测试性设计技术分类 经过三十多年的发展，可测试性设计从大的方面可以分为两个部分【lj ，一个 是专项技术( a d h o ct e c i l i l i q u e ) ，采用传统测试方法对某些电路部分进行迭代设计， 增加设计电路的可测试性；这种方法的优点是针对性强，测试电路开销小，也正是因 为其专用性，a d l l o c 技术的移植性差，无法在所有的电路设计中通用；另一种方法 是结构化设计，在设计的开始阶段就将测试因素考虑进去，在设计逻辑中嵌入一 些测试电路，即加入测试结构，该方法是目前最流行、最通用的测试方法，通过 增加一定的电路面积和时序丌销，换取设计电路的可测试能力。本文主要讨论后 一种设计方法的原理，并在“龙腾r 2 ”微处理器中实现。 目前结构化测试方法应用最多的是内部扫描设计、内建自测试设计和边界扫 描设计三种方法。这三种方法各有特点，下面分别简述一下。 1 2 2 1 扫描技术 针对设计中的所有时序电路和组合电路，使用扫描设计可以得到非常满意的 故障覆盖率，而且借助现在的自动测试激励生成技术( a t p g a u t o m a t i ct e s tp 甜e m g e n e r a t i o n ) 可以方便快捷的产生复杂的扫描测试激励。 1 扫描原理 在证常电路设计中，时序单元都是一些基本的电路结构，比如d 触发器，这样 一些标准的d 触发器和设计中的其他组合逻辑连接在一起，完成设计的逻辑功能。 但这些单元可控制和可观察能力很弱，为了使之具备好的可测试能力，我们将其 改造一下，通过增加电路逻辑，使这样一个d 触发器在j 下常功能之外还具备串行移 位( s h i r ) 能力。这样每个时序单元都具备两种工作方式，正常模式和测试模式。 在正常模式下，所有时序单元连接到电路中，完成设计的逻辑功能；在测试模式 下。所有时序单元脱离于组合电路，形成一个首尾相连的移位寄存器链路，在测 试时钟作用下，可以串行的移入和移出数据，正是通过这样的串行移位能力，时 序单元的可控制和可观察能力得以方便的实现。 形成的移位寄存器链路，就称为扫描链或扫描路径。每条扫描链都有一个扫描 输入端( s c a l li ns i ) 、扫描输出端( s c a i lo u ts o ) 、扫描使能信号( s c a l le n a b l es e ) ， 如下图所示为一条具有4 个扫描单元的扫描链。 两北r 业大学硕十学位论文第一章绪论 s c a n i n s c a ne n a b l e c l o c k 缆弓髓薯 龆。翻窜 图1 1 扫描链结构 s c a no i i t 扫描使能信号s e 决定电路工作在正常模式还是扫描模式下，当s e 无效时，扫 接单元s f f 的输入端为p i ，郎是正常功能输入信号，扫描单元的输出端为p o ，正常 功能输出信号，此时的s i 和s 0 端口无效；在s e 信号有效时，p i 和p 0 端口无效，而 s i 和s 0 端口有效，此时从s c a ni n 到s c a n0 u t 形成一条扫描链路，完成测试数据移入 和移出。 2 扫描过程 扫描测试通过自动测试设备( a r e ) ，将测试激励施加到测试芯片上，扫描结 束后再通过a 1 限捕获扫描结果。使用a t e 设备可以方便的观察测试激励输入和 输出，但是测试设备的成本很高，因此在设计扫描测试的时候需要考虑测试的时 间问题，这就需要首先了解扫描过程。 扫描测试中测试激励的施加分为5 个阶段；测试激励串行输入( s i ) 、并 行测量( p 盯a l l e lm e a s u r e ) 、并行捕获( p a r a i j e lc a p t u r e ) 、链首输出( f i r s ts c a j l o u t ) 、测试激励串行输出( s o ) 。五个阶段中对于链上的所有寄存器是 并行工作，而是串行工作的，为了节省扫描激励的移入移出时间，过程 相对于不同组的测试激励可以并行进行，即是在上一组测试激励处于过程时， 下一组激励的过程就可以开始，这种做法对扫描测试没有影响，因为下一组激 励要等到全部移入扫描链后，才能进行测量和捕获，然后输出测试结果的，相对 这组激励来说，在过程时扫描输出是空闲的。 4 西北工业大学硕士学位论文第一章绪论 il i 图l - 2 扫描激励施加过程 可以看出，为了提高测试效率，阶段和阶段是同时进行的，在这个阶段 中，扫描使能信号s c a l l e m b l e 一直有效，扫描电路将测试图形串行“移入”到电路 内部，同时将上一个测试周期的结果串行“移出”，在扫描输出端s c a no u t 进行探 测。在阶段时，测试芯片( c u t c h i pu n d c rt e s t ) 处于正常工作状态，s c a i l e n a b l e 无效，此阶段没有时钟信号，测试图形己经被移入芯片内部，c u t 处于己知状态， 当状态稳定后并行输出，进行检测。进入阶段，被测电路仍处于j 下常工作状态， s c a l le n a b l e 仍然无效，此阶段中，时钟信号被激活一次，这样，扫描链中的触发 器捕获到测试响应，在下一个扫描周期串行移位输出到扫描输出端。在第阶段 中没有时钟，a t e 在扫描输出端进行一次检测，增加这个周期是为了防止扫描链 的第一位结果的丢失。 3 扫描分类 扫描设计根据寄存器是否都包含在扫描路径上又分为全扫描设计、部分扫描设 计和近似全扫描设计三种。 1 ) 全扫描设计( 觚l - s c a n ) 全扫描设计是将设计中所有的时序单元都用扫描单元代替，并将它们首尾相连 形成扫描链。在增加一定电路开销的基础上，大大增加了时序单元的可控制和可 观察能力，使得电路的测试和调试工作成为可能。优点主要有：全扫描是一种十 分有效的，容易理解的，被广泛接受的方法，能够给设计带来很高的故障覆盖率。 使用全扫描方法，可以在不需要测试工程师帮助的情况下插入扫描电路并运行自 动测试激励产生的测试码；全扫描设计可以使整体设计获得近1 0 0 的故障覆盖率， 确保产品质量，这对于质量要求很高的领域设计( 如航空、医疗电子等) ，是非常 有效的。 全扫描设计的缺点主要有：由于所有的时序单元都要转换成扫描单元，芯片的 面积开销会因此增加：如果将处于关键路径的存储单元转换成扫描单元后，时序 路径加长，会对设计电路时序变得更差；增加的电路使整个设计的功耗增加。 两北l ：业人学硕+ 学位论文第一章绪论 2 ) 部分扫描设计 由于全扫描设计将所有的时序单元都变成扫描单元，在时序和面积要求相对严 格的设计中，这种情况可能会对整个设计产生致命的影响，部分扫描就是为了解 决这种情况而提出来的。该方法的思想是只是将设计中对故障覆盖率起关键作用 的那些时序单元转换为扫描单元，并将它们组装成扫描链。这样可以保证用尽量 小的时序和面积代价，获得最好的故障覆盖率。通常选择多少扫描单元要在性能 代价和故障覆盖率之间做一个折中分析。 部分扫描的优点：面积影响占用小，如果设计对面积的要求比较严格，则可以 使用部分扫描提高可测性，直到达到预期的故障覆盖率，并且面积开销可以接受； 扫描单元的插入，使得关键路径产生严重恶化。贝将关键路径上的时序单元排除 在扫描路径之外；更加灵活的在故障覆盖率和设计代价之间取得折中，可以选择 适当数量的扫描单元，在面积时序开销和可测试性之间做折中分析。 部分扫描的缺点：部分扫描是以一定的故障覆盖率换取对电路性能较小的影 响，测试效果会相对较差：部分扫描电路在测试中必须处理一定数量的时序电路， 需要使用肘序a t p g 算法，测试生成对阐长，测试码的数量也相当大，对测试设备 的要求高，测试费用也会相应提高。 3 ) 近似全扫描设计( n e 扑m l l s c a l ld e s i 鲷) 近似全扫描设计对全扫描设计和部分扫描设计的折中，综合两种方法的优缺 点。 1 2 2 2 内建自测试技术 传统的测试激励生成时间长、测试复杂程度高、故障覆盖率低。随着电路的 同益复杂和集成度的日趋提高，传统的测试生成方法难以应付测试要求。因此应 该寻找一种经济、实用的方法来代替传统的测试方法，有效的解决方法是在电路 内部建立测试生成、施加、分析和测试控制结构，使得电路能够测试自身，这就 是内建自测试( b u i l t - i ns e l f t e s tb i s t ) 。目前应用比较广泛的是逻辑内建自测试 ( l b i s t ) 和存储器内建自测试( m b i s t ) 。 近年来，芯片的内嵌内存使用越来越多，占用芯片的电路面积也越来越大。 根据半导体行业工业协会i t r s2 0 0 0 的统计分析数据【】，如下图所示，未来芯片 的存储单元比例会越来越大。即使逻辑电路部分测试覆盖率很高，如果没有对内 存进行有效的测试，一样会使设计整体覆盖率很低。 6 两北t 业人学硕十学位论文 第一章绪论 图1 3 内嵌内存所占比例 对于内嵌内存，多年来一直采用内建自测试方法。内建自测试不需要外部输 入测试激励，被认为是解决存储器测试的最有效的方法。具体原因总结起来有以 下几点： 1 一般存储器的引脚很多，包括数据线，地址线以及控制信号等，而且这 些引脚一般都不会拉到设计的顶层作为整个芯片的i ，o 管腿，因此导致芯片 内部存储器测试非常困难。 2 存储器具有排列整齐、密度大、容量高的特点，这使其发生故障的几率更高 于一般的逻辑电路。因此对整个芯片来说，存储器测试显得尤为重要。也正 是因为存储器电路规则的结构特点，决定了使用很少的额外设计成本就可以 达到很理想的测试效果。 3 一般外部测试需要输入大量的测试激励，而目前的a r e 设备的发展远没有达 到设计技术的水平，不论从a r e 的测试频率、测试设备的存储容量都无法满 足目前设计的测试要求。 内建自测试电路主要包括b i s t 控制器、测试激励产生器、响应分析器几个部 分，如果需要压缩测试激励，还需要增加数据压缩电路等。结构如下图所示： 7 婀北j 业人学硕+ 学位论文第一章绪论 图1 - 4m b i s t 电路基本结构 co u t p u t 当丌始内存b i s t 测试时，由b i s t 控制器产生各种测试控制电路，同时通知 激励产生器产生测试激励，产生的测试激励通过多选器送入测试内存中，多选器 的选通信号就是b i s t 控制器产生的c o n t r o l 信号，否则系统谓常工作时，选择逻 辑输入( l o g i ci n p u t ) 送入内嵌内存。b i s t 测试完成后，结果数据送回到响应分 析器中，通过对结果数据的分析，得出测试结果，送给b i s t 控制器，最后由b i s t 控制器产生测试通过末通过信号并输出。为了节省响应数据存储的空问，一般还 会将响应数据压缩，需要增加额外的压缩电路。 当然使用b i s t 测试内嵌内存也有一些缺点，这就是会增加芯片面积，增加内 存数据路径上的延时，这些会对设计产生一定的影响。 1 2 2 3 边界扫描技术 边界扫描技术最早提出来的目的是解决板级测试问题。这个方案在提出后， 很快形成了行业标准，这就是i e e et c s ta c e s sp o r ta n db o u n d a r ys c 孤a r c h t e c t u r e 标准【1 3 】。该标准定义了标准的测试接口( t a pt e s t a c c e s s p o n ) ：四个必选接口和 一个可选接口。t a p 方便了芯片在电路板级调试，特别是对于目前越来越多的 b g a 封装芯片。使用t a p 便于向设备中串行加载测试指令和数据，在测试结束 后串行输出测试结果。如下图所示： 8 两北t 业大学硕士学位论文 第一章绪论 0 d 1 j + 面1 o d i ，赫i o d i ，面一 o d i 。i 酊1 1 1 圈 痼痼痼痼一 赢。驴 齑0 p 0 齑叩 商。妙 画。p 0 t d 0 ( a )( b ) 图1 5 边界扫描测试结构和扫描单元结构 边界扫描设计的基本组件是边界扫描单元( b o 啪d a r ys c a nc e nb s c ) ，从上图 可以看到，将核心逻辑周围的管腿全部用b s c 替换。每个b s c 具备两种功能： 并行输入( p a r a i i e li np i ) 和并行输出( p a r a l l c lo u tp o ) 、串行输入( s 甜a 1i ns i ) 和串行输出( s e r i a l0 u ts 0 ) 。在并行模式下，分为两个过程完成数据的输入和输 出。一是捕获过程( c a p n l r e ) ，完成输入数据加载到输入边界扫描单元，芯片内部 输出数据加载到输出边界扫描单元；二是更新过程( u p d a t e ) ，输入边界扫描单元 的值送入芯片内部，而内部产生的信号值通过输出边界扫描单元送出来。正是因 为边界扫描的这些特点，目前在测试领域，尤其是芯片测试和调试中，普遍采用 j 1 a g 电路，以最小的开销获得方便的测试和调试功能。 实现边界扫描设计同样会增加面积开销和影响设计的时序。实现边界扫描设 计增加的设计的面积开销主要包括指令解码逻辑、控制状态机逻辑和边界扫描单 元逻辑。根据s a l z m a 肌研究的估算公式p 】，对于百万门级电路设计，增加的面积 比例不会超过设计面积的l ，“龙腾r 2 ”微处理器在边界扫描设计上的面积开销 为0 0 6 7 。如公式1 ) 所示：其中的t 表示去除边界扫描逻辑后的设计门数，n 表 示实现一个双锁存单元的晶体管数，g 表示通用的管腿数目。 d w 砌p 口d = l “l + f + g ) ) + 1 0 0 1 ) 1 3 论文结构安排 作者在硕士阶段的主要研究工作是基于“龙腾r 2 ，微处理器。在研究各种d f t 9 牛 两北下业人学硕十学位论文第一章绪论 技术的基础上，在该芯片上完成了测试结构的设计实现，并完成“龙腾r 2 ”微处理 器的测试、系统验证板测试：最后研究了在“龙腾r 2 ”上实现片上调试系统( i c d ) 的可行性及对现有测试结构的需求。论文的主要内容如下： 1 ) 详细分析“龙腾r 2 ”的测试需求。从芯片的内部电路结构设计开始，对芯片的 测试从完备性、可靠性、可实施性等多方面研究，主要针对芯片内部各种时 序电路、组合电路、内嵌内存进行有效的测试结构设计，并对测试结构进行 分析。 2 ) 实现“龙腾r 2 ”的可测试性设计。包括内部扫描设计，内建自测试设计，以及 实现芯片的片上调试系统时，对芯片测试结构的要求。 3 ) 研究边界扫描设计的实现，并在“龙腾r 2 ”上实现。同时也研究了将扫描设计 和b i s t 设计作为i e e e1 1 4 9 1 规定的用户可选指令，添加到j 1 a g 中的设计 方法，使用b s dc o m p i l e r 产生了相应的j 1 a g 电路和测试激励，并在n c s i m 中仿真验证。 4 ) 片上调试系统i c d 对“龙腾r 2 ”微处理器测试结构的需求。 论文共分五章。 第一章介绍课题的来源和背景，可测试性设计技术的概述以及论文的结构安 排。 第二章首先介绍了“龙腾r 2 ”微处理器的体系结构，然后提出“龙腾r 2 ”微处 理器的测试目标，并针对该目标分析内部电路，提出测试要求，最后分析片上调 试系统( i c d ) 对芯片测试结构的需求。 第三章分别介绍了“龙腾r 2 采用的可测试性设计方法。包括全扫描设计实 现，内建自测试的实现，对测试结构的故障覆盖率的分析，最后总结芯片在a ：r e 上测试结果。 第四章介绍了边界扫描技术的设计。包括“龙腾r 2 ”微处理器的j t a g 结构、 扫描单元设计、测试指令集设计以及对i c d 系统的支持。 第五章总结全文的工作和研究内容。 1 0 两北f ：业人学硕七学位论文第二章“龙腾r 2 ”测试需求 第二章“龙腾r 2 ”测试需求 本章首先介绍“龙腾r 2 ”微处理器的内部模块划分，然后根据内部不同电路结 构特点，有针对性的进行设计分析，并提出测试需求，最后再针对“龙腾r 2 ”的片 上调试系统功能，给出其对测试结构的需求。 2 1 “龙腾r 2 ”结构 p o 、v e rp c 系列微处理器是i b m 和m o t o r o l a 公司合作开发的一款高性能嵌入 式微处理器，目前已广泛应用于航空，通信等领域。西北工业大学航空微电子中 心通过对p o 、转r p c 体系的深入研究，开发出面向航空领域应用的“龙腾”系列微处 理器。本文研究的“龙腾r 2 ”微处理器在微指令集与p o w c rp c 系列完全兼容，性 能等同于p o w e r p c7 5 0 。 “龙腾r 2 微处理器的宏体系结构设计如下图所示，设计共分为以下几个单元： 取指单元、译码单元、定点执行单元、浮点执行单元、l o a d s t a r c 单元、存储管理 单元、指令数据c a c h e 单元、总线接口单元。下面分别简单介绍各个单元的功 能。 1 ) 取指译码单元( f e t c h & d e c o d eu n i t ) 这是处理器的主要控制模块，产生取指请求信号，并完成取指后的译码。同 时根据译码结果，产生相应指令的控制信号，同时将指令发送到对应的执行单元。 在译码逻辑中还有一个分支预测功能，产生转移指令的转移地址以及对转移指令 的目的地址的预测。 西北工业大学硕七学位论文第二章“龙腾r 2 ”测试需求 二三三三二 回哥辜舟目 审审审甲 图2 1 “龙腾r 2 ”微处理器结构 2 )定点执行单元( i n t e g e re x e c u t eu n i ti e u ) 执行定点指令，包括3 2 个3 2 位的通用寄存器、特殊寄存器和临时寄存器， 3 2 位的a l u ，桶式移位器、前导零计算模块、立即数模块、屏蔽模块和3 2 位数 组乘法器。、 3 ) 浮点执行单元( f l o a tp o n tu n “f p u ) 完成浮点数据的加、减、乘、除运算，以及取倒数、平方根运算，同时完成 定点数与浮点数的转换、浮点数的比较等操作。 4 )l 0 a d ，s t o r e 单元( l o a d s t o 佗u n i tl s u ) 完成l o a d s t o r e 指令的有效地址计算，对访存地址字边界不对齐和跨页边界的 操作进行拆分处理，同时完成指令的异常检测。 5 ) 存储管理单元( m e m o r ym a n a g e m e n tu n j l ) 完成地址转换和存储保护两大功能，采用哈佛结构。支持3 种有效地址到物 理地址的转换方式：页地址转换、块地址转换和实地址转换。包括异常处理逻辑 来处理与存储保护相关的异常。 6 )指令数据c a c h e 单元( i c a c h e 仍c a c h e ) 存放最近使用的指令及数据，以便能快速为后续操作提供指令或数据。指令 数据c a c h c 大小均为3 2 k b ”e ，8 路组相联，行大小为3 2 b y t e ，替换算法采用伪 1 2 两北工业大学硕十学佾论文 第二章“龙腾r 2 ”测试需求 l r u 。数据c h c 通过m e i 一致性协议来保证存储一致性。 7 ) 总线接口单元( b 1 l si n t e r f a c eu i l i tb i u ) 作为高速微处理器内核与低速存储器间的数据交换通道，负责与主板上的总 线控制器、内存控制器以及外围设备控制器通讯。 2 2 “龙腾r 2 ”测试要求 从上节的处理器模块划分可以看到，“龙腾r 2 ，微处理器内部设计包含多个功 能模块，既有时序电路，又存在组合电路，还使用了多个内嵌内存模块。对于这 样一个复杂的芯片，总体测试结构的设计对整个芯片的可测试性以及测试成本的 多少有着非常关键的作用。为了提高设计故障覆盖率和可测试性，我们将对内部 电路分别进行分析，并给出相对合理和经济的测试方案。 2 2 1 “龙腾r 2 ”测试目标 一个复杂的芯片对测试部分的要求一般包括以下要求：故障覆盖率要求达到 9 0 以上；尽可能少增加测试开销( 面积、引脚、性能) ；测试简单，并提供片上 调试功能。 在设计“龙腾r 2 ”芯片的测试结构的时候，根据上面的要求，在充分分析了芯 片逻辑结构的前提下，提出如下测试目标： 1 ) 测试结构覆盖整个芯片，以提高故障覆盖率： 2 ) 采用扫描结构，保证最大韵测试覆盖率；整合b i s t 、边界扫描、全扫描链， 引脚开销尽量小； 3 ) 增加调试模块，为片上调试提供方便； 4 ) 芯片测试和调试接口统一使用j 1 a g 接口，为增加调试功能，可以对j 1 a g 电 路迸行必要的功能扩展。 2 2 2 芯片测试分析 析。 本节将根据扫描测试和内建自测试方法的实现，针对“龙腾r 2 ”的设计进行分 2 2 2 1 扫描测试分析 “龙腾r 2 ”微处理器采用完全正向设计方法，从最初的需求分析、概要设计、 1 3 两北= 业大学硕+ 学位论文第一二章“龙腾r 2 ”测试需求 详细设计、编码实现、测试验证的流程。扫描测试是一种结构化的测试方法，因 此其对设计电路的时钟、复位、组合反馈等电路结构有一定的限制。在设计的前 期就要将这些因素考虑进去，设计合理的电路结构，使电路内部测试点尽可能具 备可观察性和可控制性，这样将大大提升设计的故障覆盖率。需要考虑的设计规 则约束有： 避免使用锁存器 。 锁存器虽然是一个时序器件，但是在扫描模式中，却没有其等效电路，所以 锁存器无法在扫描模式下工作，设计中要尽量避免使用锁存器。 避免组合电路的反馈 组合反馈回路会导致测试电路进入不可控状态，因此这样的回路在a t p g 之 前需要消除。一般解决组合回路的方法是在回路中加入一级触发器，打断组合电 路的反馈回路。 时钟信号的限制 扫描设计需要扫描链上的电路逻辑都具备可控制能力，特别是内部时钟信号。 如果时钟信号不可控制，将不会加入到扫描链中，这样会使设计的故障覆盖率下 降很多。一般的解决办法是增加一个选择器，用来选择不可控制的时钟信号或是 扫描时钟。 复位信号的限制 复位信号如果不可控制，同样会大大降低故障覆盖率。解决的办法是将复位 信号通过一个或门与t e s tm o d e 信号连接，这样在测试模式下，不可控的复位信 号被屏蔽掉。 黑盒模块的处理 设计中的内存模块由于其内部结构规整化特点，一般不用添加到扫描链上测 试，而是采用单独的内存测试方法。这样在扫描测试时，可以将其设置为黑盒 ( b l a c kb o x ) 。在设置黑盒的时候，黑盒的输入和输出逻辑同样是不可控制的电路， 这部分电路被称为阴影逻辑( s h a d o wi o g i c ) 。阴影逻辑的存在同样会对故障覆盖 率有很大影响。解决的办法是通过修改黑盒周围电路使其具备可控制能力和可观 察能力。一个最简单的办法就是使用t e s tm o d e 信号，在测试模式下将黑盒旁路 掉，在黑盒的输入和输出间添加简单的异或逻辑，这样不会影响设计的正常功能， 同时增加了设计的可测试性。 “龙腾r 2 ”微处理器内部包含4 0 0 0 0 多时序单元，对于这些时序单元，最好的 测试方法就是建立扫描链，通过扫描测试，可以使设计整体的故障覆盖达到很高 的比例。 1 4 西北工业大学硕士学位论文第二章“龙腾r 2 ”测试需求 2 2 2 2 内嵌内存测试分析 设计中的内建内存是测试分析的另一部分，“龙腾r 2 ”中共使用了七块s i 认m ， 分别是d c a c h e 和i c a c h e 各使用一个3 2 k b i t 的r a m ，d m m u 和i m m u 各使 用一个1 2 8 b i t 6 8 b i t 的r a m ，而总线接口模块的f i f 0 使用了三个r a m 块，分 别是： h s f i f 0 ，使用一个4 9 1 6 的r a m ，数据结构如下所示 03 l3 23 43 53 6 3 74 l4 24 44 54 64 74 8 l p a ；o p p s r 。l 豫r d lt t t s l 2 ；丽：西j 面矛：石虿i zi 图2 - 2 i i l s f i f o 数据结构 s t f i f o ：2 5 6 位，由两块1 2 8 1 6 的r a m 拼接而成( 一块r a m 的最大位宽 是1 2 8 ) 。2 5 6 位全部是要送到总线上的数据。 d a t a f i f o ：2 9 1 位，由两块1 2 8 1 6 和一块3 5 x 1 6 的r a m 拼接而成，数据结 构如下所示： “龙腾r 2 ”的指令c a h c e 大小为3 2 k b ，分为t a gr a m 和d a t ar a m 两部分， t a g m 气m 使用8 个1 2 8 x 2 0 实现，而d a _ t a 气m 使用8 个2 5 6 x 1 2 8s r a m 实现。具 体r a m 结构如下图所示。 c l l 【 l cc e m i cd a 诅o u t l i cd a 协a a c l k a c e n a r 2 5 6 x 1 2 8 q a 0 ：1 2 7 】 a a o ：7 】 c l k b ic l l 【 c e n 肖 a b o ：7 】 d b p ：1 2 7 】 ! 他p l a 七一1 i c 幽诅a b i cd a t a i l l 州北r 业人学硕+ 学位论文第二章“龙腾r 2 ”测试需求 c l l 【 站c e n a i c t a g o u t l i c - 乜g j m 图2 _ 4 i c a c h e r a m 结构 数据c a c h e 大小为3 2 k b ，同样分为t a g r a m 和d a 协r a m 两部分，其中d a 诅 r a m 使用8 个2 5 6 x 1 2 8s r a m 实现，t a gr a m 使用8 个1 2 8 2 2 b “实现。具体 r a m 结构如下图所示。 d cd a l ac e n l d cd a 诅w e n l d cd a 纽o u “ d cd a 纽a d d r d cd a 协i n c l l 【 d c - 诅g c e n l d q t a g j w e n l d c t a g o u t l d c - _ 诅g a d 出 d c _ 诅g i i l 图2 5 d c a c h e r a m 结构 i m m u 的1 1 。b r a m 与d m m u 的t l b r a m 结构是完全一样的，都是两路组 相联结构的，由2 个6 4 6 8 的d p r a m 实现 6 西北r 业火学硕七学位论文第二章“龙腾r 2 ”测试需求 图2 6m m f u 加m m ur a m 结构 对于内嵌内存的测试目前主要有三种方法，分别是直接访问内存测试( d i r e c t a c c e s sm e m o r yt e s t i n g ) 、内建自测试( b i s t ) 和宏测试( m a c r ot e s t i n g ) 。直接访 问测试通过增加对内存访问电路和原始输入输出，同时要求a t e 具备测试存储 器的功能，这种方法虽然增加的面积开销不大，但当存储器容量容量增大时，其 对朋陋的要求增大，极大增加测试成本；宏测试方法将模块级测试转为系统芯片 级测试，通过内部扫描路径完成测试实施，所以该方法除了增加扫描开销外，不 再额外增加面积开销，但该方法的测试激励存储在测试设备上，如果测试激励过 大，会极大增加测试成本；内建自测试方法在内存周围增加一定的测试电路，完 成内存的测试激励产生、测试激励实施、测试结果回收和判断，最后给出测试结 果通过还是不通过，该方法虽然相比于前两种方法增加了更多的面积的开销，但 其对a t e 的要求非常低，既不需要在a r e 上存储大量的测试激励，也不需要太 多的输入输出管腿，因此只要增加的面积开销在设计允许的范围之内，可以选择 这种方法测试。 “龙腾r 2 ”微处理器的内建内存测试在分析了这三种方法的优缺点后，综合了 设计面积开销和时序影响等因素的基础上，选择了内建自测试方法，具体实现方 法和原理在3 2 节中阐述。 2 2 3 芯片测试效率 扫描测试设计需要考虑的因素主要有扫描速度和扫描功耗。这里扫描速度决 定了芯片测试时间，测试时间直接关系到a 1 r e 设备的使用时间，如果测试时间过 长，则芯片的测试成本将变得很高。“龙腾r 2 ”微处理器内部包含数月个时序单元， 不可能采用单一的扫描链实现，如果使用多条扫描链，就存在一个并行扫描还是 7 两北1 ：业人学硕士学何论文第二章“龙腾r 2 ”测试需求 串行扫描问题。从测试时间方面考虑。使用多条扫描链并行测试是理想的选择。 根据扫描测试原理，可以先估算测试时间。在前面1 2 2 1 节分析了扫描过程， 这其中最耗时的过程是串行移位输入( s i ) 和串行移位输出( s o ) 过程。在芯片 管腿允许的范围内，采用尽可能多的扫描链实现，这样单链的长度变短，移位时 日j 变短，则测试效率提高。 2 3i c d 系统要求 随着芯片设计和复杂度的增加，传统的调试工具和技术已经无法满足目前微 处理器