（电路与系统专业论文）10gbits甚短距离（vsr）并行光传输模块与实验系统.pdf

摘要 摘要 近几年来，随着i n t e r n e t 的迅猛发展，人们对带宽的需求呈爆炸性增长，越来越多 的网络设备如核心路由器、a t m 设备、光交叉连接设备( o x c ) 以及密集波分复用( d w d m ) 设备等被配置在运营商的同一座通信大楼中。由于超高速数据连接( o c 一1 9 2 即t 0 0 b i t s 及 以上速率等级) 的需要，这些设备之间一般都采用光互联，并且连接的距离较短( 通常几百 米以| t = | ) 。这种情况下，甚短距离( v e r ys h o r t r e a c h ，简称v s r ) 光传输接口技术用于系统 设备之间的高速光互联具有较高的性价比。为实现不同厂商之间v s r 光模块的互联互通， 光互联论坛o i f 制定了一系列应用协议。其中在o c - 1 9 2 速率等级( 1 0 g b i t s ) 上，o i f 共 制定5 种v s r 光传输接口应用协议： 0 1 f - v s r 4 - 0 10 ，0 1 f - v s r 4 - 0 2 0 ，o i f v s r 4 - 0 3 0 ， o i f v s r 4 0 40 ，o i f v s r 4 0 5 0 。 o i f v s r 4 0 1 接口是本文的研究对象，它由转换集成电路、8 5 0 n m1 2 通道垂直腔面发 射激光器( v c s e l ) 并行光发射模块、8 5 0 n m1 2 通道并行光接收模块组成。本论文的主要工 作包括： l 、研究转换集成电路关键技术。该转换集成电路完成】6 x 6 2 2 0 8 m b i t s 到1 2 12 4 4 g b s 电 接口的相互转换。其发送和接收方向数字v l s i 电路功能用f p g a 完成功能验证，采用 标准c m o s 工艺实现关键模拟电路“时钟恢复电路”，为转换集成电路单片集成打下了基 础。 。 2 、对转换集成电路发送和接收方向数字v l s i 电路中的模块进行了结构、功能及性能优化。 3 、在时钟恢复电路设计中，采用一种改进的压控振荡器单元电路结构，使其在调谐范围内 输山幅度保持恒定，以降低时钟恢复电路时间的抖动。 4 、高速率1 2 通道8 5 0 n m 垂直腔面发射激光器阵列驱动电路和并行光发射模块研制；高速 率1 2 通道8 5 0 n m 并行光接收模块中的前置和限幅放大电路研制。 5 、研制完成一套o i f v s r 4 0 1 接口模块，建立了1 0 0 b i t s 点到点传输实验系统。 芯片设计全部采用t s m co 2 5 9 m 标准c m o s 工艺，测试结果达到预期目标。经系统测 试，o i f v s r 4 0 1 接口模块在多模光纤上传输距离大于3 0 0 米，系统传输误码率 8 0 n s ) 。转换集成电路使用一个算法找出帧定界符，1 0 个数 据通道的帧定界符被a l 字节覆盖，恢复成原来的o c 一1 9 2 帧。转换集成电路最后把数据通 道重组为1 6 x 6 2 2 m b i t s 的并行数据。 9 东南大学博士学位论文 曩 i1 6 x i h 数据 蠹 串井 _ 时钟 j a6 2 2 m b i t s 峨i l 对齐 二 转换 数据 1 2 0 c 一1 9 2n 。字节 缓冲器j掰 1 0恢复 纠 1 2 4 4 g b i t s 并行 光接 = 解8 b 码1 0 器b 一 收模 块 1 21 2 复接继 2 。 成帧嚣检错 、j _ _ _ i _ 一6 2 2 1 q z 纠错 1 l i 。；j 图2 9 接收方向功能框图 接收端还要检测( 通过d 3 i 和d 2 1 2 帧定界符) 1 2 芯带状光纤是否有交叉，以保证接 收端收到的数据字节顺序正确无误。 2 3 2 1v s r 帧同步 o i f ，v s r 4 - 0 1 0 应用协议建议( 但不强制) 的v s r 帧同步状态机见图2 1 0 ，失同步算 法基于在一个由4 个码字组成的码块里寻找8 8 1 0 b 禁用码字来进行。如果在一个码块中发 现8 b 1 0 b 禁用码字，这个码块就被称无效码块，否则称为有效码块。每个通道数据传输正 确时处于状态a ，当有连续的无效码块时导致状态机从b 到e 的迁移。在处于状态b 到状 态d 的任何一个时，单个的有效码块导致向状态a 的反向迁移。状态e 为失同步状态，可 以开始纠错。在状态e ，如果搜索到两个合法的帧定界符并且没有任何无效码块，则同到状 态a ，接通电源或复位过后进入状态e 。 堕生塑登 失同步 _ 。- 。_ _ _ _ _ _ 。_ _ _ _ _ _ 。_ 。- 。- _ _ _ _ _ _ _ _ _ _ 。- _ _ _ _ _ _ 。 无敬码块无效码块无效码块无效码块 连续2 个有效帧定界符。中阃没有无效码块 图2 1 0v s r 帧同步检测状态机 当接收端不选通道纠错时，如果在一个或多个通道检测到失同步，所有数据通道上的数 据应该用。覆盖，直到失同步状态被清除。如果选择通道纠错功能，那么单个数据通道的错 误可以得到恢复，不需要在所有数据通道上传输o 。 2 3 2 2 通道纠错( 可选) 发送端总是会发送纠错通道数据，但是接收端是否采用是可选的。可以通过纠错通道从 一个单独的出错数据通道恢复数据，恢复流程如下： ( j ) 在一个数据通道检测到失同步后触发保护。 ( 2 ) 如果是单个数据通道的错误，这个通道的数据在接收端通过异或纠锚通道和9 个 0 第二章o i f v s r 4 0 1 0 应用协议简介 正确数据通道的数据恢复。 ( 3 ) 恢复后的数据在帧定界符位置自动插入a 1 字节。 2 3 2 3 通道检错( 可选) 用纠错通道，还可以恢复数据通道中发生传输错误的虚拟块，错误检测流程见图2 1 1 。 如果虚拟块包含帧定界符( 每6 4 8 个虚拟块有一个) ，纠错不能进行。因为检错通道的 前3 个字节被帧定界符覆盖。在接收端，采用与2 2 1 3 中相同的方法对每个通道进行1 6 位 c r c 计算，并与接收到的1 6 位c r c 比较，错误检测应在所有通道对齐后进行。首先对检 错通道的虚拟块进行1 6 位c r c 计算。如果和传输的1 6 位c r c 相等，则检错通道虚拟块可 以认为没有错误，可以进行错误纠正。然后计算纠错通道虚拟块的1 6 位c r c ，如果和接收 的纠错数据相符，则可以进行1 0 个数据通道的错误检验。如果在纠错通道或者检错通道发 现虚拟块错误，则在此虚拟块上不能纠错。如果没有错误，就为1 0 个数据通道进行1 6 位 c r c 计算。如果在一个数据通道发现错误的虚拟块。则由纠错通道恢复的正确虚拟块替代。 如果多于一个数据通道在相同的虚拟块位置发生错误，纠错就不能进行。 图2 1 1 接收方向纠错流程 2 4 并行光发射模块特性 1 2 通道并行光发射模块单通道特性见表2 2 。 东南大学博士学位论文 表2 2 并行光发射模块单通道特性 参数最小值最大值单位 数据传输速率 1 2 4 4 1 6 0 _ 2 0 p p m g b i f f s 输出功率 - 1 0 3d b m 光波长 8 3 08 6 0n m 消光比 6d b 上升f 降( 2 0 8 0 ) 2 6 0 p s 通道间延时差别 5n s 2 5 并行光接收模块特性 1 2 通道并行光接收模块单通道特性见表2 3 。 表2 3 并行光接收模块单通道特性 参数最小值 最大值单位 数据传输速率1 2 4 4 1 6 0 2 0 p p m g b i f f s 输入功率 1 63d b m 光波长 8 3 08 6 0 n m 接收电路3 d b 带宽 1 5 0 0g h z 输入光信号延时差别 7 5n s 模块通道间延时差别 5n s 2 6 小结 本章介绍了o i f v s r 4 0 1 0 应用协议的主要内容。符合o i f v s r 4 叭0 应用协议的 v s r 4 0 1 接口应用于s o n e to c 1 9 2 速率等级( 1 0 g b i t s ) 上的点对点短距离传输。它将 o c 19 2 帧结构数据适配到1 0 个并行传输的光纤通道上并在接收端进行恢复。并行光发射模 块采用v c s e l 激光器，通过3 0 0 m 长的多模带状光纤实现o c - 1 9 2 帧结构数据的烈向传输。 该协议是针对短距离、高速率、低成本的数据传输而设置的。为保证传输的可靠性，协议中 还设置了一个纠错通道和一个检错通道，虽然增加了开销，但从后面第五章的分析可以看出， 它可以大大提高传输的可靠性。 1 2 第三章v s r 4 0 1 接口系统设计 3 1 引言 第三章v s r 4 0 1 接口系统设计 按照前一章介绍的o i f v s r 4 0 1 0 应用协议，v s r 4 0 1 接口由转换集成电路、 1 2 1 2 4 4 g b i t s 速率8 5 0 n mv c s e l 并行光发射模块和1 2 x 1 2 4 4 g b i t s 速率8 5 0 n m 并行光接 收模块组成。本章主要介缁了各部分的实施方案、器件选择和系统设计流程。转换集成电路 完成1 6 x 6 2 2 m b i t s 到1 2 x 1 2 4 4 g b i t s 电接口的相互转换，它由超大规模数字电路和模拟电路 组成，功能复杂，工作速度高，本系统中采用f p g a 和专用s e r d e s 电路实现。并行光发射 模块由1 2 通道v c s e l 阵列驱动电路与1 2 通道v c s e l 阵列和光纤接插件封装实现。并行 光接收模块由1 2 通道前端放大电路与1 2 通道光探测器( p d ) 阵列和光纤接插件组成，系 统实现时，采用国外公司成熟产品。在系统设计中，采用了自顶向下的设计模式和模块化设 计，保证了系统的开发质量与时间。 3 2v s r 4 - 0 1 接口系统组成 v s r 4 - 0 1 接口系统组成见图3 ，i 。 图3 1v s r 4 0 1 接口系统组成 其中转换集成电路由美国a l t e m 公司的两片f p g a ( 型号e p l s 2 5 f 7 8 0 c 5 ) 和 m i n d s p e e d 公司的三片串并并串( s e r d e s ) 集成电路( 型号m 2 7 2 0 7 ) 组成。f p g a 分别 用于实现转换集成电路发送和接收方向数字部分的逻辑功能。串并并串电路和时钟恢复电 路由m 2 7 2 0 7 实现，每片m 2 7 2 0 7 可完成四路串并并串转换功能。8 5 0 n m1 2 通道并行光发 射模块是自行研制的。1 2 通道并行光接收模块采用德国i n f i n e o n 公司成熟产品，型号为 m 1 3 0 。通过m s a3 0 0 脚插座可外接1 0 g b i t st r a n s p o n d e r 光模块，通过该光模块接s d h 传 输测试仪，验证系统传输性能。 东南大学博士学位论文 3 3s t r a t i xf p g a 结构 s t r a t i x 是a l t e r a 新一代1 5 v 、o 1 3 p r o 全铜工艺的大规模f p g a ，拥有最高达1 1 4 1 4 0 个 逻辑单元( l e ) ，内嵌大容量的r a m ( 最高达到1 0 m b i t s ) ；1 6 个全局时钟，同时集成多达1 2 个锁相环( p l l ) ，易于时钟的管理和提高性能；支持各种高速接口，可达到8 4 0 m b p s 速率。 s t r a t i x 器件的结构框图如图3 2 所示。 3 3 1 逻辑单元( l e ) 图3 2s t r a t i x 的结构框图 l e 是s l r a t i x 器件的最小逻辑单元。每个l e 包含个四输入的查找表( l u t ) ，能够实 现四变量的任意函数。另外，它还包含一个可编程的寄存器和有进位选择能力的进位链。每 个l e 能够驱动的连接有本地连接、行互连、列互连、l u t 进位链、寄存器链和直接互连。 l e 的结构框图如图3 3 所示。 每个l e 的可编程寄存器可以配置成d 、t 、j k 或者s r 寄存器。每个寄存器有数据、 异步置位、时钟、时钟使能和清零等信号线。全局信号、通用i o 引脚或者内部逻辑可以驱 动寄存器的时钟和清零信号。通用i o 引脚或者内部逻辑可以驱动时钟使能、预置、异步置 位和异步数据信号线。当用于缀合逻辑时，寄存器被旁路，l u t 直接驱动l e 的输出信号。 每个l e 有三个分别驱动本地连接、行资源和列资源的输出。l u t 或者寄存器的输出可 以独立地驱动三个输出。 几 第三章v s r 4 0 1 接口系统设计 前一十l e 的寄存器链l a bl b l b 的进位输， 同步同步寄帝器旁路 嚣款：ll l 蛊f 叩 暑熬 ii， + 7 1 查找表 i 廿抠圳d “1p l l ：陟一 十、。l _ 一， 二f ( l u t ) 弗 - , q e n a 。o 怕 ：，r ：d 异步清零 。 劫一茹 习置萋驴 鬻 l 位h + r 一墙， _ 叫瓣 c e r i e - g - - -一+ 进位输出0 3 3 2 逻辑阵列块( l a b ) 图3 3s t r a t i x l e 结构 行、列和 直接连接 奉地琏接 寄存嚣 链辅出 每个l a b 由1 0 个l e 、l e 进位链、l a b 控制信号、本地连接、l u t 链和寄存器链所 组成。同一个l a b 的l e 之间通过本地连接相连，l u t 链为同一个l a b 内相邻的l e 的l u t 输出之间提供快速连接，寄存器链为同一个l a b 内相邻的l e 的寄存器输出提供连接通道。 3 , 3 3 时钟网络和锁相环 s t r a t i x 器件提供1 6 路专用全局时钟网络、1 6 路区域时钟网络和8 路专用快速区域时钟 网络。这些时钟形成一个层次化的时钟结构，可以为器件的每个区域提供高性能的时钟，数 目高达2 2 个。s t r a t i x 器件被分为4 8 个独立的时钟区域。 全局时钟网络可以为所有资源( l e 、i o e 、存储器) 提供时钟。区域时钟网络只能驱动 它们所在的区域，提供最小抖动和延时的时钟信号。 s t r a t i x 包含4 个增强型锁相环( p l l ) ，增强型锁相环的框图如图3 4 所示。利用锁相环 能够很方便的进行时钟倍频、分频、移相和延时，并能够得到多相时钟。 袈摧巍 东南大学博士学位论文 分频倍频可编程 计数器延时 3 3 4s t r a t i x 中的存储器 图3 4s t r a t i x 增强型锁相环 s t r a t i x 中包含三种r a m ，分别是m 5 1 2 、m 4 k 和m e g a r a m 。虽然这些存储器块结构 性能不一，但它们都可以用于实现带有奇偶性校验的双端1 3 和单端口r a m 、r o m 和f i f o 。 3 3 5 输入输出单元( i o e ) s t r a t i x 的输入输出单元提供包括专用的高速差分和普通单端i o 的强大功能，支持阻抗 匹配、输出边沿速度控制、三态缓冲器。 高速差分i o e 结构如图3 5 和图3 6 所示。高速差分接口采用l v d s 电平，最高速度达 8 4 0 m b i t s ，快速锁相环可提供各种分频和倍频系数。 6 输入输出缓冲 输_输出缓冲 第三章v s r 4 0 1 接口系统设计 r x j n + r x i n i i ) 【c l k i n + r x c l k i n 一 图3 5h s d i 发送电路结构 t x o u t + t x o u _ r - 位杀存轻 。咖i 行寄存g p d 。： 十行寄存器 p d 0 - p 眦d 1 ： p 叭-p d l - p d 2 p d 2 - 一 即p d ；3 ：p 即d t 3 ： p d 3 ， p d 4 r 呲p d 5 ： p d 5 p d 5 - s t r a t l x 咖p d 7 ： 器；! p d 6 p d 7 逻辑 p d 8 -p d 8 - 阵列 p d 9 -p d 9 - i p 9 可 l i w i1 ix w j l p l l 1 r j 图3 6h s d i 接收电路结构 3 4 基于f p g a 的h d l 设计流程 转换集成电路全部采用h d l 设计方式。目前较通用的h d l 语言主要有两种：v h d l 语言和v e r i l o gh d l 语言。基于f p g a 的h d l 设计流程大体可分为h d l 设计输入、h d l 功能仿真( 前仿真) 、h d l 综合、布局布线、后仿真、f p g a 配置数据下载等六个步骤，如 图3 7 所示。下面简要介绍各个设计步骤。 7 东南大学博士学位论文 3 4 1h d l 设计输入 h d l 设计方式是现今设计大规模数字集成电路的有效形式。h d l 语言描述在状态机、 控制逻辑、总线功能方面较强，而且其平台移植性、可管理性都很好。 通常，f p g a 厂商软件与第三方软件设有接口，可以把第三方设计文件导入进行处理。 如a l t e r a q u a r t u s1 1 可以把e d l f 网表或v q m ( v e r i l o gq u a r t u sm a p p i n gf i l e ) 网表作为输 入直接进行布局布线。布局布线后，可再将生成的相应文件交给第三方进行后续处理( 如后 仿真软件) 。 3 4 2 h d l 综合 图3 7 f p g a 设计流程 经过综合，将h d l 文件描述的逻辑功能翻译成逻辑门级的表现形式。综合是在f p g a 单元库的基础上进行的，最后生成逻辑网表文件。 3 4 3 布局布线 根据逻辑网表文件在f p g a 内进行布局布线，同时生成f p g a 配置时需要的数据文件。 该过程由q u a r l u si i 设计工具自动完成，也可以进行手动调箍。 3 4 4 后仿真 布局布线后，通过提取器件延迟、连线延时等时序参数，并在此基础上进行的仿真称为 后仿真，它是接近器件实际运行情况的仿真。 1 8 第三章v s r 4 - 叭接口系统设计 3 4 5f p g a 配置数据下载 下载是在功能仿真与后仿真正确的前提卜，将布局布线后形成的数据文件下载到具体的 f p g a 芯片中，也叫芯片配置。将数据文件下载到f p g a 器件内之后进行实际器件逻辑功能 的测试和验证，当得到正确的验证结果后就证明了设计的正确性。 验证完毕历可以进行a s i c 设计或f p g a 硬拷贝( h a r d c o p y ) ，硬拷贝是f p g a 厂商提 供的一种服务，它将去除f p g a 中没有使用的逻辑单元，固化已使用单元。经硬拷贝后，功 耗和芯片面积均大幅度缩小。 3 5 设计方法 本研究采用t o p - d o w n 的设计方法实现了基于f p g a 的转换集成电路。首先根据 o i f v s r 4 - 0 10 应用协议确定设计要求，然后进行系统设计。首先把系统划分为一些功能相 对独立的模块( 见图3 8 ) ( 模块的大小可以根据需要继续细分) ，明确模块之间的信号接口。 这就允许多个设计人员同时进行工程设计、功能仿真和验证，这对转换集成电路这样复杂的 系统来说是必需的。本设计中的数字电路全部采用v e r i l o g h d l 语言。 图3 8t o p - d o w n 设计方法 3 6 转换集成电路数字部分设计 根据o i f v s r 4 0 1 0 应用协议和参考模型，转换集成电路和o c 1 9 2 成帧器通过s f i 4 电接口相连，发送到转换集成电路的1 6 b r 6 2 2 m b i f f s 数据要求字节对准。v s r 4 0 1 接口系 统在验证时( 见图3 1 1 ) ，通过s d h 传输测试仪发送o c 1 9 2 帧结构数据，经1 0 g b i t s t r a n s p o n d e r 光模块串并转换成1 6 6 2 2 m b i t s 的数据送给v s r 4 0 1 接口。经过串并转换后， 帧首比特会随机的出现在1 6 位并行数据的任意位置，因此在对数据进行处理之前需要将帧 数据按比特和字节对齐并分接，这部分功能的实现比0 1 f v s r 4 叭0 应用协议略复杂，功能 也更完善。 转换集成电路发送和接收方向数字部分分别由两片f p g a 实现，发送方向功能框图见图 1 9 东南大学博士学位论文 3 9 。 1 6 6 2 2 f o i t s 卜 1 6 0h1 6 0h 1 9 2h 2 4 0 卜 1 ：1 0o c 一1 9 2 瓣 ， 8 8 1 0 b 由 和 编码 2 ：l 井 巾贞 检错 和 复 帧定 接 界符 插入 转同 产生 6 22 m h z 6 2 3 m h 2 换步 6 2 2 m h z6 2 2 唧z6 2 2 姗z 图3 9 发送方向f p g a 功能框图 发送方向由1 ：1 0 串并转换模块、o c 1 9 2 帧同步模块、延时存储和检错纠错通道产生模 块、8 8 1 0 b 编码和帧定界插入模块及2 ：1 复接模块组成。 按照o i f v s r 4 0 10 应用协议，输入的1 6 6 2 2 m b i t s 数据经过帧同步和字节分接后分 配到1 0 个数据通道，位宽8 0 b i t 。这里，采用1 ：5 串并转换是一种自然的选择，此时各通道 按字节为单位进行处理。然而f p g a 内不提供1 ：5 串并比例，因此有两种方案可以选择：1 ) 先进行1 ：1 0 串并转换，然后2 ：1 复接到8 0 b i t 位宽。2 ) 按l ：1 0 串并转换，数据位宽1 6 0 b i t 。 此时各通道按字为单位进行处理。第一种方案需要用内部锁相环倍频，实现较复杂，第二种 方案比较简洁，结构清晰。经综合考虑，选择1 6 0 b i t 位宽、6 2 2 m h z 系统时钟的系统实现 方案。 经1 ：1 0 串并转换后，帧首比特会随机的出现在1 6 0 位并行数据的任意位置，因此在对 数据进行处理之前需要将帧数据对齐。o c 1 9 2 帧头由1 9 2 个连续的a 1 字节和1 9 2 个连续 的a 2 字节构成( 见图2 ，1 ) 。o c 1 9 2 帧同步模块的作用就是搜索a 1 、a 2 字节的位置，并 给出相应的帧同步信号f r ，f f 的频率为8 k h z 。 延时存储和检错纠错通道产生模块、8 8 1 0 b 编码和帧定界插入模块的功能是参照 o i f v s r 4 0 1 0 应用协议设计的。在延时存储和检错纠错通道产生模块的检错通道生成设计 中，考虑了并行数据的c r c 计算问题。 8 8 1 0 b 编码和帧定界符插入模块输出的6 2 2 m h z 、2 4 0 位宽单沿采样数据经2 ：l 复接模 块后变换成】2 0 位宽双沿采样数据，送给1 2 路1 0 ：1 并串转换电路( m 2 7 2 0 7 ) ，形成1 2 路 1 2 4 4 g b i t s 串行信号驱动1 2 通道并行光发射模块。 接收方向功能框图见图3 1 0 。 1 1 6 6 2 2 h b i t s1 6 0 1 1 9 2 1 9 2 1 2 4 0 1 2 4 0 1 0 ：1 检数据8 b i o b 并 错对齐解码v s r l2 富 纠理冲器峨同步 分 转接 换 6 22 删z错6 22 m t t z器6 22 m h z6 2 2 m l t z f r 图3 1 0 接收方向f p g a 功能框图 它与发送方向的功能基本对应，是发送方向的反过程。 2 0 第三章v s r 4 0 l 接口系统设计 3 7 系统测试 v s r 4 一0 1 光传输接口模块点到点的传输测试连接关系见图3 1 1 。 1 0 g b i t s 光接口 1 6 6 2 2 m b i t s l0 g b i f f s t r a n s p o n d e r 1 0 g b i f f s t r a n s p o n d e r 7 ： 。赫 插座 ，l v s r 4 o l 接口系统 3 0 2 米1 2 芯 并行多模光纤 v s r a 0 1 接口系统 图3 1 1 测试系统框图 测试仪通过光i z i 发送1 0 g b i t ss d h 帧结构数据，由1 0 g b i t s t r a n s p o n d e r 光模块串并转 换成1 6 6 2 2 m b i t s 信号，通过m s a 3 0 0 脚插座送给v s r 4 0 1 接口系统，经3 0 2 m1 2 芯多模 光纤传送到另一v s r 4 - 0 1 接口系统，恢复成1 6 x 6 2 2 m b w s 信号，由1 0 g b i t st r a n s p o n d e r 光 模块并串转换后送到测试仪。 3 8 小结 本章论述了v s r 4 叭接口系统的组成，该部分的结构划分严格依照o i f v s r 4 - 0 1 0 应 用协议要求。对其中的重要组成部分f p g a 的结构和基于f p g a 的h d l 设计方法进行了简 要介绍。结合o t f - v s r 4 0 1 。0 应用协议要求和f p g a 的特点，采用自顶向f 的方法划分了转 换集成电路的组成模块，并明确了模块之间的接口关系，同时给出了实验系统的测试验证方 案。在接下来的几章中，将对各部分电路的具体实现和其性能进行详细讨论a 2 1 a m 阴掀主 量| 刚掀 东南大学博士学位论文 4 1 引言 第四章发送方向转换集成电路设计 发送方向集成电路用于将o c 1 9 2 成帧器的输出数据进行通道映射与重组，转换成适合 于并行传输的数据流，同时生成纠错和检错数据。其总体功能与模块划分在前两章章中分别 有所描述。本章详细讨论了转换集成电路发送方向上o c - 1 9 2 帧同步模块、延时存储和检错 纠错通道产生模块、8 8 1 0 b 编码和帧定界插入模块及2 ：1 复接模块的具体设计，并对部分模 块的电路结构和设计参数选择进行了讨论和优化。 4 2o c 一1 9 2 帧同步模块 4 21o c 一1 9 2 帧同步模块功能描述 从s d h 测试仪发送的o c 1 9 2 帧结构数据经1 0 g b i t st r a n s p o n d e r 光模块串并转换成1 6 6 2 2 m b i t s 数据送给转换集成电路。此时，s d h 帧首比特不能保证出现在1 6 比特数据的 最高位( m s b ) ，而是随机等概率的出现在1 6 比特中的任意一位。同理，经过f p g a1 ：1 0 串并的数据，s d h 帧首比特等概率的出现在1 6 0 比特数据的任意一位。这就要求发送方向 f p g a 中必须包含一个帧同步电路功能模块，它能够搜索数据流中s d h 帧同步字符，使帧 首比特出现在1 6 0 比特数据的最高位( 见图4 1 ) ，使帧数据对齐，并给出帧同步信号，指示 9 贞头的位置。 凸 暑暑羹 - = 篱 兰兽凄 三= ? 蹲 兰苎饕 巴巴鬻 言暑萋 前一帧的数据 图4 1o c 。1 9 2 帧同步模块功能示意图 帧同步电路模块组成见图4 2 。o c ，1 9 2 帧对齐电路的后一部分是实现帧保护的比较器和 计数器以及状态控制电路。该部分电路结构相对简单，由帧计数器、帧同步码比较器和帧保 第四章发送方向转换集成电路设计 护计数器构成。 同步码组监测比较器判断每一个经过的数据流同定位置是否是帧同步码组。当第一次找 到帧同步码的时候，帧计数器开始计数，帧同步电路进入同步状态，输出锁定和帧同步。在 7 7 7 6 个周期屙，帧保护码组监测比较器判断当前数据是否包含帧定位码组。如果是则表示 帧同步无误，否则进入保护状态。当连续错过5 帧后认为当前数据已经失去同步，帧同步状 态恢复到初始状态。此时，帧计数器清零，帧对齐电路被启动，重新搜索并对齐帧数据。 由丁：在后续的c r c 检验电路和8 8 1 0 b 编码电路中，需要根据s d h 帧同步信号判断数 据在s d h 帧中的位置，所以帧同步电路模块必须有指示帧头的输出信号f r ，它的频率为 8 k h z ，帧同步信号比帧的首周期数据提前一周期送出，后续的电路可以根据该指示信号将 相应寄存器初始化或计数器复位。 4 2 2 帧同步过程 图4 2o c 1 9 2 帧同步电路 帧同步电路模块的工作状态机如图4 3 所示。 4 2 3 帧对齐电路结构选择 4 23 1 串行帧对齐电路 图4 3 帧同步电路的状态机 基于串行数据流查找的串行帧对齐电路结构见图4 4 。在该结构中，帧同步码组的比较 东南大学博士学位论文 和判别在高速的串行数据流上进行。当找到帧同步码组时，给出帧同步信号，随后串并转换 电路才开始工作，串并转换后的数据才作为有效数据给后续电路进行处理。该方法所用的电 路规模是最小的，比较适合低数据传送速率( 如o c 3 速率等级) 的应用场合。对于o c 。1 9 2 速率等级，串行数据流速率为1 0 g b i t s ，这种电路结构不仅设计难度极大，而且很难实现。 竺坐刮 靴1 0 1 1 稚1 1 0 1 器1 0 0 1 0 1 1 i i 0 1 1 0 1 1 1 1 0 1 1 0 0 0 0 1 0 1 0 0 0 h 制p 3 笋1 广1 串，1 f l 1 1 一l 转换i ： ： j lb 一d a t a n 厂_ 二 - ( 。誉) ( - 1 ) + - 1 + 0 6 6 4 n ( n 1 ) ( 4 1 ) 基于字节比较的帧对齐方法( 以下简称方法2 ) ： 啦7 ( 1 黪) + 5 ( _ 1 ) + n - 8 + 6 x n + 0 6 6 4 n ( n _ 1 ) ( 4 2 ) 其中n 。1 代表寻找a 1 位置时所用的比较器位宽。 改进的字节对齐方法( 以下简称方法3 ) ： e 7 ( 1 0 台9 4n 尹h a i + 5 ( 一1 1 + n + 6 k 3 + 6 ( n 。一1 ) + 0 6 6 4 k , n + 0 6 6 4 n ( 詈一1 ) ( 4 3 ) 其中k ，是第一级划分的段数。 基于二分查找的方法( 以下简称方法4 ) 有 l e ( 1 0 9 2 n + 3 ) n ( 44 ) 计算式是根据电路结构和在f p g a 中综合的具体参数推导出的f 限，n 为2 的整数次幂 且大于等于】6 。具体的应用中，由于流水线、编译器、编译选项或者寄存器数目的不同有 可能使实际的值大于推导结果。 下图给出方法1 和方法4 在f p g a 实际综合后得到的结果比较( 方法2 ，3 的性能介于 二者之间) 。 图4 1 5 逻辑资源使用情况比较 由图4 1 5 可见，当数据位宽增大的时候，方法1 的电路规模迅速扩人，而方法4 的电 路规模增大十分缓慢。 4 2 42 最高工作速度 由于电路的工作速度需要编译器实际布线后才能给出，所以无法给出经验推导公式。图 41 6 给出方法1 和方法4 在不同数据位宽下的速度比较( 方法2 ，3 的性能介于二者之间) ， 以及o c 1 9 2 数据在该位宽下对速度的要求。 东南大学博士学位论文 数据位宽速度比较 1 2 8 1 6 0 图4 1 6 不同数据位宽最高工作速度比较 由图中数据可知，尽管已经采用了a l t c r a 高端的s t r a t i x 芯片，当并行位宽增大的时候， 方法l 始终低于o c 一1 9 2 要求的速度，而方法4 当数据位宽大于3 2 的时候，就已经能够满 足于o c 1 9 2 的速度要求了。而且当并行度增大时，方法1 的速度和数据位宽成反比下降， 但是方法4 的速度几乎没有改变。 由以上数据可以看出，由于帧对齐方法的改进，可以将电路的规模由n 2 数量级减小到 n l 0 9 2 n 数量级并保持最高工作速度不变。这也是符台二分查找和线性查找之间的效率关系 的。位宽越大，电路的性能提升越明显。 4 , 2 5 帧同步电路的设计参数选择 为了提高系统的抗干扰能力，帧同步模块一般采用搜捕检验、同步保护提高系统稳定性。 帧同步电路的设计性能主要受系统的误码率只影响。 4 2 5 1 虚漏概率和虚警概率 在非同步状态，帧同步码组的任何一个码元或者多到n 个( h 为帧同步码组长度) 码元 发生误码，都能导致错过建立同步的机会，即发生虚漏事件，发生这样的虚漏事件的概率为 虚漏概率p l 。当系统误码率为p 。时，单个比特不发生误码的概率为1 - - p 。，n 比特不发生误 码的概率为( 1 - - p 。) ”，1 1 个比特中至少有个发生的误码概率也就是虚漏概率为： p l = i 一( 1 - p o ) “ ( 45 ) 当p 1 时，( 1 一p ) ”1 一n p ( 4 6 ) 则p ，= 1 一( 1 一只) ”“叱 ( 4 7 ) 在非同步位置上，由于接收到的码流任意组合，形成与帧同步码组一样的码组。这样就 会产生伪同步，即虚警现象，发生虚警现象的概率为虚警概率p f 。由于每个码元为“l ”或 者0 的概率一致，皆为i 2 ，当帧同步码组长度为h 比特时，则虚警概率为： p f = ( 1 2 ) “ ( 48 ) 3 0 第四章发送方向转换集成电路设计 4 2 5 2 同步保护与搜捕校验 只有处于同步状态，系统才能够提供正常服务。由于系统传输误码的存在，就有可能破 坏这种同步状态，重新进入搜捕状态。如果由于误码引起两次失帧之间的平均间隔( t o 过 短，那么系统就不能保证服务质量。 当同步系统不采取保护措施时，如果帧同步码组的h 位码元中有一位发生误码就会引起 失步( 在此没有采用容错措施) ，系统将进入失帧状态，重新搜捕。这时系统在同步时的失 帧概率与虚漏概率p l 相等。失帧概率与帧频( f s ) 相乘就是在一秒钟内发生失步的次数， 这个乘积的倒数就等于两次失帧之间的平均时间间隔( t f ) ： r ，：上。量 。 b 圪”只 ( 49 ) 式( 4 9 ) t s = i f s 为一帧的时间长度，o c 1 9 2 一帧长度为1 2 5 u s 。由式( 4 9 ) 可以算得， 即使在误码率较低的情况下，没有保护措施的帧同步电路经常发生失帧，需要重新进入搜捕。 帧同步的保护方法是：在进入同步状态之后，在预定的时隙连续检验是否发生帧同步信 号丢失现象，如果连续b 次发生帧同步信号丢失，则系统判断失帧，重新进入搜捕状态。b 称为同步保护系数。采取这样的保护措施后，失步概率及两次失步之间的时间间隔分别为： ( 4 1 0 ) ( 4 1 1 ) 采取同步保护之后，根据式( 4 9 ) 和式( 4 1 0 ) 计算可知道即使在误码率较高的情况下， 失帧的时间间隔也大大提高了，这样就能够保证系统服务质量，所以同步保护是很有效且必 要的。 在采取同步保护之后，如果搜捕不采用校验的方法，即一发现与帧同步码组相同的码流 则判断系统进入同步状态。如果在非同步位置上发生了虚警现象。在没有同步保护时，只需 要在下一帧的预定位置没有检测到帧同步码组，就可以重新进入搜捕状态；但是当采取了同 步保护之后，必须在随后连续1 3 帧的预定位置没有检测帧同步码组，系统才回到搜捕状态， 这样拉长了搜捕的时间。因此在同步保护的同时必须采取相应的搜捕校验。 搜捕校验的方法是：在搜捕的过程，发现第一个帧同步码组信号之后，在预定的时隙连 续a 帧发现帧同步码组后，才判定系统进入同步状态。a 称为搜捕校验系数。 4 2 6 帧同步系统性能分析 平均搜捕时间靠s c 和帧同步平均持续时间h 是衡量帧同步系统性能的主要参数。 4 2 6 1 平均搜捕时间 平均搜捕时间t a s c ：系统被判定为失帧到重新获得同步的时间。系统设计时该参数应 该尽量设计得短一些。 当采用并行帧同步系统的时候，本系统中采用1 ：1 6 0 的串并转换，一帧中m = l 1 6 0 位 置，l 为o c 1 9 2 帧所包含的码元数，l = 1 2 4 4 1 6 0 ，在( m - - n r ) 非同步位置在这些位置上 删南 爿 b 弓 东南大学博士学位论文 有可能发生虚警现象( n f = n 1 6 0 为同步码组长度位置长度) ，概率为n ，搜捕操作在( m n f ) 非同步位置平均停留时间为： 正= ( 1 一斥) + 弓( 1 一p f ) ( 巧+ 五) + 掣( 1 一尸，) ( 巧+ 2 瓦) + ( 4 1 2 ) 式( 4 1 2 ) 中t w = 1 6 0 t s ，l ，为字节时间。 由丁p f 1 ：则 正+ 矗瓦 1 3 同步搜捕在同步码组重叠区域( m 1 ) 个非同步位置上的平均停留时间为： 疋= ( 41 4 ) 乃代表从非同步位置移动到同步位置的时间，虽坏的情况发生在刚剐偏离同步一个位 置，那么搜捕动作需要检验( 埘一f ) 非同步字节和( f 一1 ) 的重叠位置，这时从非同步 位置移动到同步位置的时间为t 3 。： 瓦。= ( m n ，) r 1 + ( n ，一1 ) t 2 ( 41 5 ) 非同步位置移动到同步位置的时间最好的情况发生在非同步位置没有出现虚警概率，而 只差一个位置，这时： l m = ；41 6 ) 非同步位置移动到同步位置的平均时间： 弧萼粤；竺：竺生i - c 掣竺 坞+ 击( m n f ) t s = 4 。一 2 d = 1 1 + 南( 肛，) 瓦 考虑虚漏概率的影响，由非同步位置移到同步位置，并能做出正确判断的就是帧同步系 统的平均搜捕时间t s c ： l = ( 1 - p d t 3 + p z ( 1 一p c ) ( t 3 + t 3 。) + 巧( 1 一最) ( r 3 + 2 l 。) + 一 d 钉3 + 。矗正一 用式( 4 1 5 ) 和式( 4 a 7 ) 代入式( 4 1 8 ) ，并由p f j 凡 1 ，得到 l 。* 【1 + 2 p ，j + ( m - n j ) 5 1 ( 4 1 8 ) ( 4 1 9 ) 第四章发送方向转换集成电路设计 4 2 6 2 帧同步平均持续时间 帧同步平均持续时间靠是指从确认同步起到确认失帧时刻止的平均时间。系统设计时， 该参数应该尽量设计得长一些。 系统误码率为p e 时，则一比特不发生误码的概率为1 一尸。，对于n 比特的帧同步码组， 不发生错误概率的为( 1 一丘r ，那么帧同步码组中至少有一比特发生误码的概率为 1 - - ( 1 一 只门。 当进入同步状态时，帧同步系统要连续1 3 帧没有检测到帧同步码组就判断系统进入失步 状态，连续b 帧没有检测到帧同步码组的概率为【l - ( 1 一只r 】”。 因此帧同步平均持续时间珀为： 5 而l s 4 2 6 3 参数选择比较 ( 4 2 1 ) 帧同步系统的性能主要是由校验系数n 、保护系数d 和同步码组长度n 决定的。在多数 应用中，帧搜捕和保护时所用同步码组是相同的。因为在判定帧对齐的时候所用的比较码组 就是帧同步码组，如果采用不同的码组，在硬件资源上就是一种浪费。但是在本系统中，帧 搜捕不是靠单纯的比较校验码来得到的，帧对齐之后，就相当于找到了搜捕同步码组。如果 再采用相同的码组，反而是一种资源的浪费。所以实际上对于搜捕和保护采用了不同的码组。 由于在o c 一1 9 2 帧结构中，只有第一行的段开销在传输过程中不加扰码，故只有在帧界 定符a i a 2 的部分才会有几个周期的数据相同的情况。因此，在同步过程中，只要通过判断 是否连续在8 个周期内得到的都是相同的数据就可以判定是否找到了帧同步码。出于资源消 耗和速度的考虑，只用了1 6 位的比较器，相当于在搜捕中使用的同步码组长度为1 1 2 。 t u t 建议中要求s d h 帧同步器的性能达到以下指标 l 、在同步状态下对于随机的无同步码组的信号最大失帧检测时间为6 2 5 u s 2 、在正常运行时误码率为1 0 。泊松分布的误码所产生的伪失帧的概率不大于每6 分钟 一次 3 、在失帧状态下对于无误且无伪同步码组的信号最大同步时间是2 5 0 u s 4 、在从失帧状态下恢复到同步状态的2 5 0 u s 时间中对于随机的无帧信号伪同步的概率 不大于1 0 。5 对应上述指标，在o c 1 9 2 中分别有下式成立： ， 6 口 竺兰! ! ! ! 得卢5 ( 4 2 2 ) 嚣 。 t o o l = 南“魄t 聊s 搦。 ( 4 2 3 ) 南得 东南大学博士学位论文 皑半触鳃 ( 42 4 ) 纠扩c 警z 。圳。 z s ， 其中t o 。f 是在泊松分布的误