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Tapeout Review Form(for Cell-Based IC) version 2.0 2010/08/30 Page 4 / 4Tapeout review form的用意在提醒設計者在設計、模擬、佈局、佈局驗證及tapeout時具備設計理念及了解應注意事項,希望能藉此提昇晶片設計的成功率及達到完整的學習效果。因此,請指導教授及設計者確實檢查該晶片設計過程是否已注意本表格之要求,並在填寫確定後簽名,若審查時發現設計內容與Tapeout Review Form之填寫不符,很可能遭取消該晶片下線製作資格。可參考本表後所附範例確實填寫。1. 晶片概述：1-1 專題名稱： 1-2 Top Cell 名稱： 1-3 使用 library 名稱： CIC_CBDK90 CIC_CBDK18CBDK版本: ARM Faraday是否使用Core Cell: Core Cell有無更改Cellname: (建議保留勿更改) 若使用Faraday , Core Cell型式為: hvt rvt 若使用Faraday , Core Cell是否使用multi-Vt: 是否使用IO: 若有使用IO, 採用形式是: Linear Staggered 若有使用Faraday的IO, 是否使用Faraday的Analog IO Pad? 1-4 是否使用CIC提供之Memory？ 若使用Memory, 是否已上傳spec檔: 使用Memory之種類和spec檔名分別為何？ 若使用ROM, 是否已上傳燒錄資料檔: 燒錄資料檔名為: 1-5 是否使用CIC提供之ARM CPU IP？ (若為Yes, 請務必塡寫第8項) 使用CPU之種類為何？(ARM7TDMI or ARM926EJ) 1-6 是否使用非CIC提供之記憶體或CPU等IP？ 使用之記憶體或CPU等IP的cell name為何？ 使用之記憶體或CPU等IP是否通過CIC之DRC檢查？ (非CIC提供之記憶體或CPU等IP可能含有CIC辨認不出來的DRC錯誤，若CIC檢查出錯誤將不予下線。倘若有檢查不出來的DRC錯誤造成晶片製造FAIL、損壞晶圓廠機臺等情事，設計者將自行負責。請務必確認。)1-7 工作頻率： 1-8 功率消耗： 1-9 晶片面積： um X um 2. 設計合成：2-1. 使用之合成軟體？ 2-2. 是否加入 boundary condition： input drive strength、 input delay、 output loading、 output delay2-3. 是否加入 timing constraint： specify clock (sequential design) max delay、 min delay (combinational design)2-4. 是否加入area constraint？ 2-5. 合成後之report是否有timing violation？ 有setup time violation、 有hold time violation2-6. 合成後之verilog是否含有assign描述？ 2-7. 合成後之verilog是否含有 *cell* 之instance name？ 2-8. 合成後之verilog是否含有反鈄線 之instance name或net name？ 3. 可測試性設計(前瞻性晶片必填)：3-1. 使用之設計軟體？ 3-2. 使用之ATPG軟體？ 3-3. 使用Embedded memory數量: SRAM ，ROM Memory大小: 測試方法: BIST ，or 其他測試方法 若使用BIST,其Test Algorithm為何? 同時有多個memory，是否共用BIST controller ，BIST controller數量 3-4. Scan Chain InformationFlip-Flop 共有多少個？ Scan chain 的數量共有多少條？ Scan chain length (Max.) ？ 3-5. Uncollapsed fault coverage是否超過 90% ？ ，為多少？ ATPG pattern的數目為多少？ 註：若使用Synopsys TetraMAX來產生ATPG pattern，請使用set faults -fault_coverage指令指定TetraMAX 產生fault coverage information若使用SynTest TurboScan之asicgen來產生ATPG pattern，請以atpg pessimistic fault coverage的值為準4. 佈局前模擬4-1. gate level simulation是否有timing violation？ 有setup time violation、 有hold time violation5. 實體佈局5-1. 使用之P&R軟體？ IC Compiler、 SOC Encounter5-2. power ring寬度？ 是否已考量current density(1mA/1um)？ 5-3. 是否考慮output loading？ 5-4. 是否加上Clock Tree？ 5-5. 是否加上Corner pad？ 5-6. IO Buffer間是否加上IO Filler: IO Filler寬度: um ( CBDK18建議至少需 2.2um寬；CMDK90建議至少需5um寬，並請參考Design Kit 中 apn_memory_v1.0.pdf檔 )5-7. 使用CBDK18 IO PAD的設計者，是否確認每一組power domain至少已加一個PVDD2POC的電源PAD? (有使用CBDK18 IO PAD的設計者才需填寫)5-8. 是否加上 Core Filler？ 5-9. 是否上加 Bonding Pad？ 以下(C-1)為使用IC Compiler者才須回答C-1. 是否執行 Fill Notch and Gap步驟？ C-2. 是否執行verify route的步驟並修正violation? 以下(S-1至S-2)為使用SOC Encounter者才須回答S-1. power ring上是否有overlap vias？ S-2. 是否確定IO Row和Corner Row互相貼齊？ S-3. 是否執行verify geometry的步驟並修正geometry violation? 6. 佈局後模擬6-1. 是否做過post-layout gate-level simulation？ STA(static timing analysis) 軟體？ 6-2. 是否做過post-layout transistor-level simulation？ 6-3. 已針對以下環境狀態模擬： SS、 TT、 FF6-4. 晶片取得時將以何種方式進行測試？ 6-5. 模擬時是否考量輸出負載影響？ 若有輸出負載是: pF (建議至少需20pF)7. DRC/LVS驗證7-1. 是否有DRC錯誤？ 錯誤原因： 驗證DRC軟體？ 是否有不作DRC的區域？ 7-2. 是否有LVS錯誤？ 驗證LVS 軟體？ 是否有非CIC提供的BlackBox？ 8. 使用ARM926EJ or ARM7TDMI CPU IP8-1. 若有使用ARM926EJ /ARM7TDMI CPU IP，請提供以下訊息以便向ARM原廠申請Design ID。使用的CPU種類 (ARM926EJ or ARM7TDMI) : 使用的metal layers的層數: 佈局中ARM926EJ /ARM7TDMI Macro的cell name: 這個晶片是否為修訂版本(revision,也就是之前曾下線過相同晶片)？ 若是修訂版本，前一次下線的晶片編號: 修訂版本的原因是？(例如修正bug) 9. Dummy Pattern 填補 ( 9-1. 9-2.為使用CIC_CBDK18需填寫；9-3.為使用CBDK90 混訊設計需注意事項 )9-1. 佈局檔無Full-Custom設計區塊，佈局replace後，由本中心代填Dummy Pattern。以上訊息是否已確認？ 9-2. 佈局檔為Mixed-Signal設計，Full-Custom設計區塊已自行填補Dummy Pattern，並框選上不填補的圖層，包含Layer 150 Datatype 16、20、21的Block Layer，共8層Layer，佈局Replace後，由本中心代填Dummy Pattern。以上訊息是否已確認？ 9-3. 使用CBDK90混訊設計不需自行加上UMC90製程之Dummy Pattern，但需注意其相關Full-Custom設計區塊部份，若因設計考量關係，需自行利用DMBK ( Dummy Metal Block ) 區塊要求此區塊範圍內不填補Dummy Pattern。而PDK所產生的相關RF元件會自動宣告DMBK區塊，故循此流程之學生不需另外宣告DMBK區塊；但若學生並非使用PDK產生相關RF元件時，需自行加上DMBK區塊宣告不填補Dummy Pattern的區域。以上9-3訊息是否已確認？ 10. 打線圖打線圖的晶片Layout請使用Cadence Virtuoso或SpringSoft Laker等Layout Editor開啟的Layout來標示打線，勿以Cadence SOC Encounter或Synopsys IC Compiler等APR Tool開啟的Layout，如此封裝廠商才能依據Layout IO Pad打線頭的真正位置實施打線作業。是否已確認？ 11. 佈局考慮11.1確實分析Power Line寬度及Power Pad數目是否符合功耗，Pow