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冯 诺依曼结构及其改进计算机组成原理总线结构计算机工作原理 模型机 CPU子系统存储器子系统输入 输出子系统 2 1计算机体系结构 由运算器 控制器 存储器 输入设备和输出设备五大部分组成 数据和程序以二进制代码形式无区别存放 控制器根据存放在存储器中的程序来工作 串行执行 指令驱动 冯 诺依曼体系特征 CPU指令集指令类型 格式 寻址方式 RISC或CISC策略存储器系统分级实现系统需求 寄存器 高速缓存 主存 辅存 运算器 控制器 寄存器 CPU总线结构并行处理技术 对冯 诺依曼体系的改进 2 2计算机组成原理 体系结构中各部件的功能及互联 传统意义的三总线 看成CPU引脚的延伸 总线结构 1总线是计算机中各类公共信号线的集合 是计算机系统中各部分联络的规范通道 2传统意义观点 组成微机系统的各部分通过地址总线AB 数据总线DB和控制总线CB联系在一起 数据总钱DB DataBus 用来传输数据信息 是双向总线 CPU既可通过DB从内存或输入设备读入数据 又可通过DB将内部数据送至内存或输出设备 地址总线AB AddressBus 用于传送CPU发出的地址信息 是单向总线 目的是指明与CPU交换信息的内存单元或I O设备 控制总线CB ControlBus 用来传送控制信号 时序信号和状态信息等 其中有的是CPU向内存和外设发出的信息 有的则是内存或外设向CPU发出的信息 可见 CB中每一根线的方向是一定的 单向的 但作为一个整体则是双向的 所以在各种结构框图中 凡涉及到控制总线CB 均以双向线表示 单总线 CPU 控制器 指令译码 根据指令要求产生对应控制电平 和确定操作时序 这些控制电平在什么时刻产生 维持多长时间 指令 控制电平 时序发生器 译码逻辑 控制信号 时钟 时钟周期 计算机系统中最小计时单位 由系统时钟确定指令周期 执行一条指令的时间 包括取指令 译码 执行工作周期 指令执行分成几个阶段 每个阶段的时间 指令地址计算 取指令 指令译码 计算操作数地址 取操作数 运算 计算操作数地址 存操作数 暂存器 ALU 状态标志寄存器 寄存器组 ALUbus 寄存器组 暂存器为ALU提供操作数和结果存放 ALU ArithmeticLogicUnit算数逻辑单元 完成基本算数 逻辑运算状态标志寄存器根据运算结果设置状态标志 运算器 整个CPU内部各单元用片内总线互连 存储器组织 内存单元与地址计算机的内存储器是由若干内存单元组成的 每个内存单元存放一个字节的二进制信息 内存单元的总数目叫内存容量 计算机中每个内存单元有惟一的地址 CPU通过地址对指定单元的数据进行访问 读 写 内存容量的大小由CPU的寻址空间决定 寻址空间 2n n 表示地址的二进制位数 562A9B150B5 0 x2000 x2010 x2020 x2030 x2040 x2050 x206 地址 内存单元 1Byte数据的存放格式小端存储 高字节放高地址 大端存储 高字节放低地址 信息按字长访问 在存储器中按整数边界存储 1 2 2 3 3 4 5 5 8字节 1 2 3 4 5 8字节 半导体存储器 随机存储器RAM 只读存储器ROM 双极型 MOS型 掩膜ROM 一次性编程PROM SRAM 静态 DRAM 动态 可擦除EPROM 紫外光擦除UVEPROM 电可擦除EEPROM 存储器分类 磁介质存储器 光介质存储器 磁带 磁盘 磁盘阵列 DVD ROM DVD R DVD RW 静态存储器基本存储电路 1静态存储器SRAM D VCC T0 T1 T3 T2 T4 T5 字线W 1234567891011121314 2827262524232221201918171615 NCA12A7A6A5A4A3A2A1A0I O0I O1I O2GND VCCCE2A8A9A11A10I O7I O6I O5I O4I O3 6264SRAM引脚 A0 A12地址线I O0 I O7双向数据线片选1CE2片选2写允许读允许 SRAM的基本结构是MOS管触发器 每个触发器存放一位信息 SRAM是静态随机访问存储器 StaticRandomAccessMemory 的简称 SRAM的速度快 接口简单 读写操作简便 但结构比较复杂 位容量小 价格较高 628128128K 8 A0 A16D0 D7 1 A0 A16 17位地址线 用于选择片内的某个存储单元 2 D0 D7 双向数据线 3 为片选信号 低电平表示该芯片被选中 4 为写使能信号 低电平时数据将被写入SRAM 5 为输出使能信号 通常用于读操作控制 低电平时数据被从SRAM中读出 2动态存储器DRAM 基本单元存储电路 刷新放大器 数据输入输出Dn 列选择信号 行选择信号 T C 在进行读操作时 根据行地址译码使某一条行选择线为高电平 于是该行上所有的基本存储电路中的管子T导通 使连在每一列上的存储体外围刷新放大器读取对应存储电容上的电压值 并将此电压值放大转换至对应的逻辑电平0或l 然后 再重写到存储电容上 列地址译码产生列选择信号 只有被行 列地址选择信号选中的那个单元存储电路才被驱动 从而将数据信息读取到数据线Dn上 刷新是逐行进行的 当某一行选择信号为1时 选中了该行 该行上所连接的各存储单元中的电容信息都被送到各自对应的刷新放大器上 刷新放大器将信息放大后又立即重写到电容C 显然 某一时间段只能刷新某一行 也就是说上述的刷新只能逐行进行 由于刷新时列选择信号总为0 因此 电容上的信息不可能被送到数据总线上 刷新放大器 数据输入输出Dn 列选择信号 行选择信号 T C 掩模ROM PROM出厂熔丝连通 输出 1 编程时将需要写 0 位的熔丝烧断 n n p 控制栅极 浮空栅极 S D 源线 位线 隧道氧化物 FLASH存储单元 注入电荷 写0 VGS VDS 0 S 0 D低电位擦除电荷 写1 VGS反向读出S 0 字线5V逻辑高 G 存取方式 随机存取顺序存取 FIFO 堆栈存取 LIFO B2H10H 0 x105000 x105010 x105020 x105030 x105040 x105050 x105060 x10507 79H1AH 输入 输出 计算机与外设的数据交换通过总线 信息通道 和接口 实现交换的硬件电路 并确保双方同步的条件下进行 主机 接口 外设 总线驱动 地址译码 控制逻辑 数据缓冲器端口 状态寄存器端口 控制寄存器端口 I O接口电路的典型结构 总线 DB AB CB 外设 数据信息 状态信息 控制信息 计算机与相连的外围设备进行数据交换的过程称为输入 输出 Input Output I O I O的响应时间会影响整个系统的效率改进 将I O的管理从CPU中分离出来使低速外设不影响高速CPU的工作 数据信息 状态信息 控制信息 I O接口 1程序控制方式无条件控制方式 同步控制 交换双方默认就绪状态 无需确认 查询控制方式 交换前先查询对方状态 决定下一步操作 优点 很好地解决双方同步问题 缺点 CPU利用率低 I O控制方式 2中断控制 何谓中断 中断服务程序 CPU现行处理流程 中断返回 特点外部事件 中断源 主动 CPU被动 CPU工作效率提高 中断系统的几个概念中断源 发出中断请求的来源中断向量 中断服务程序入口地址断点 响应中断请求时CPU现行程序 下一条 待执行指令的地址中断优先级 CPU对中断请求的响应级别现场 中断发生时程序的运行状态 主要指CPU寄存器内容和特定状态标志 中断嵌套 CPU正在执行中断服务时对更高优先级的中断请求作出响应中断屏蔽 CPU对中断请求不予响应 中断源管理 中断判优 中断处理过程 屏蔽过滤 正在服务优先级 中断服务寄存 中断服务程序 中断请求IRQ n IR0 IR1 IRn 保存断点保留现场 由n获取中断向量 恢复现场 中断返回 中断检测 请求确认IRQA 3DMA DirectMemoryAccess 控制 存储单元A的数据 单元B DMAC 2 3总线结构 总线要素 实现计算机互联 线路介质种类电缆 双绞线 同轴线 光缆 无线特性数据传输率 MB s Mb s 带宽 噪声 失真 衰减特性等 总线协议 总线参与者必须遵从的规定和约定 逻辑规范信号有效电平 格式 传输方向 定时规范传输时序 收发同步 差错控制检错和纠错方法机械规范连接器的物理尺寸与标准总线仲裁裁决总线使用权 单总线 总线组织 微机主板 多级总线结构 主板 片总线 AB CB DB 插槽 内总线 系统间连接 外总线 总线仲裁 管理系统中多个主设备的总线请求 避免总线冲突 按某种优先算法裁决谁使用总线 模块1 模块2 模块N 仲裁器 串行仲裁 模块1 模块2 模块N 仲裁器 并行仲裁 总线请求BR 总线忙BB 总线允许BG BR BG BB 总线带宽 单位时间总线能传送的最大数据 bit 量 例总线位宽16bit 传输需要2个周期 时钟频率33MHz 总线带宽 264Mbps 33MBps 提高总线带宽 提高时钟频率 增加位宽 减少传输周期数 例PCI总线位宽32bit 时钟33MHz 带宽 32X33 8 132MB s 总线共享 充分利用总线带宽 A B C D 组合 A B C D A 数据包 多路转换 A B C D A B C D 组合 f1 A f2 B 多路转换 A B C D 共享总线 共享总线 f3 C f4 D TDM FDM 分时传送 分频带传送 A B C D 组合 s1 A s2 B 多路转换 A B C D 共享总线 s3 C s4 D CDM 总线时序 同步总线时序 总线上所有信号之间的时间关系以同一个时钟为参考 T CLK AB RD WR DB CLK上升沿发出地址 下降沿读 写 协调总线设备的步骤和配合 实现可靠的寻址和数据传输 电路简单 传输率高 异步总线时序 DB AB RD WR Master Slave 读 写 无绝对时间关系 采用握手方式保证数据传输同步 S 知道 开始发送 S线变高 DB有数据 RD WR 1读 S 那就结束了 S线变低 DB数据撤销 互锁联系 可靠性好控制复杂 速度降低 M 准备好接收了 M线变高 M ok 收到了 M线变低 半同步总线时序 共有时钟 可插入等待周期协调主控 受控设备同步 TW WAIT DB RD WR CLK AB 受控设备提出等待请求 主控设备延长数据保持时间 兼有同步总线简洁高速和异步总线可靠灵活的优点 串行总线 总线数据传输按位 bit 依时间次序进行 现代串行总线特征 差分信号 数据包形式 点对点 特点 经济 远距离 低干扰 应用日益广泛 传输方向 发送器 接收器 接收器 发送器 接收器 发送器 发送器 接收器 发送器 接收器 A B B B A A 单工 半双工 全双工 传输速率与距离 比特率 bit s 单位时间传送的二进制位波特率 baud s 发送到通信线路的电脉冲速率基波传送下 通信线路状态每改变一次送出1位数据 此时波特率 比特率 例 按RS 232C串行总线标准 非平衡传输 传输距离15m 波特率9600bps RS 485 422标准 平衡传输 传输距离1219m 波特率100kbps USB2 0 平衡传输 传输距离5m 波特率480Mbps 传输速率越高 传输距离越短 当然还与信号驱动方式有关 差错控制 发送方根据发送数据产生效验码 接受方根据收到的数据和效验码来判断传送数据是否正确 常用控制机制有检错重发 ARQ 前向纠错 FEC 混合纠错 HEC 奇偶效验和CRC循环冗余效验是常用检错方法 传输时序 同步总线 收 发方使用同一个总线时钟异步总线 收 发方使用同各自时钟 0 1 1 0 0 0 0 1 CLK DATA 时钟下降沿发送 时钟上升沿接收 典型的同步传输时序 同步字符数据1数据2 数据nCRC字符1CRC字符2 同步数据格式 典型的异步传输时序 协议 1101 01 01 01 01 01 01 01 0111101 01 0 空闲位数据位 1帧 奇偶校验 停止位 b0b1b2b3b4b5b6 起始位 空闲 下一帧 比较 同步通信有更严格的时间关系 以数据块为单位传输 速度快 效率高 结构较复杂 需调制时钟 适合大量数据长距离传输 网络 异步通信结构简单 以字符为单位传输 需要额外信息保证同步 效率低 适合少量数据短距离传输 点对点 异步通信的关键在于准确检测起始位的前沿 以及随后的传输同步 通常的作法是 使接收方选取比位时钟频率 波特率 高若干倍的时钟来控制采样时间 比如16倍频 32倍频 64倍频 以16倍频时钟为例 接收方在检测到一个下降沿后开始计数 计数时钟即是接收时钟 计到8个时钟时对输入信号采佯 若仍为低电平 则确认起始位 此后接收方每隔16个时钟对输入线采样一次 直至停止位到来 接收方检测到 低 8T后采样 采样b0 采样b1 16T 16T 确认起始位 采样停止位 异步通信错误效验错 溢出 帧错 RS 232C异步通信接口标准 美国电子工业协会 ElectronicIndustryAssociation 简称EIA 颁布的串行总线标准 支持异步通信协议 RS 232C对信号电平 控制信号定义两方面的内容作了规定 EIA标准规定被驱动电路 终端的电容 包括电缆连接电容 必须小于2500pF 这时电缆最长为50英尺 15 24m EIA电平 电气规范 计算机通信中常用的RS 232C信号 几种常用的RS 232C接口连线 计算机 计算机 TXD RXD GND TXD RXD GND DTR DSR RTS CTS TXD RXD GND DTR DSR RTS CTS TXD RXD GND DTR DSR RTS CTS TXD RXD GND DTR DSR RTS CTS 串行通信接口电路示意 总线 电平转换 驱动 15V 15V 接口芯片 D0 D7 译码 AB D0 D7 A0 A2 CS CLK RD WR RES MR IOW IOR IRQ INTR 1488 1489 SIN SOUT TXD RTS DTR CTS DSR CF RI RXD DCE TTL EIA RS 485标准 采用平衡差分传输技术 提高传输速率和距离最大传输率10Mb