EDA2-多功能数字钟设计(优秀)-南理工---电光院.doc

EDA设计(2)多功能数字钟设计院系：电子工程与光电技术学院指导老师：姜萍时间：2012年11月30号摘要本实验利用QuartusII软件，结合所学的数字电路的知识,采用自顶向下的分析方法。首先分析了多功能数字钟的设计要求、所需实现的功能，然后分析了实现每个功能所需要的基础模块，最后进一步分析了各种基础模块。在具体设计时，采用的是自底向上的设计方法。首先设计各种基础模块，然后设计各种功能模块，最后进行综合设计。本次设计除了实现基本的时钟电路外，还实现了整点报时、闹钟、日期、星期、秒表等多种功能。报告首先分析了整个数字中电路的工作原理，其中重点解释说明了个子模块的设计原理及调试、编译、仿真、下载等过程。其次对最终结果进行总结及提出课后对于其他附加电路的部分思考。在报告的最后总结了此次实验过程中出现的问题困难和相应解决方法。Abstract： Using the QuartusII, we design a digital clock of 24 hours with learning electric circuit knowledge,adopts the top-down analysis method .Above all ,it analyses the design requirement and the required functionality of Multi function Digital Clock .And then it analyses the needed basic modules which can achieve each function .Lastly ,it analyses each basic module further .When it comes to the specific design ,it adopts the bottom-up design method .Firstly ,it designs each basic module .Then , it designs the function modules based on the basic modules .Finally ,it integrates all the designs .Besides the function of basic clock ,it also achieves functions of hourly chime, alarm, date, week and clock. To begin with，the report analysis functional theory of the whole digital circuit, in which emphasize designing principle of different parts separately and debugging, simulating, compiling, programming. Moving forward are the conclusion of the final out-coming and partial thinking about some other extra circuit which cannot accomplish in class. Finally, I will summarize sorts of problems and difficulties encountered in the process and respectively solutions 关键词：计数 功能组合 多功能数字时钟 同步 整点报时 下载 检验Key word: counting combination of functions multi-function digital clock、Synchronous、 A little bit whole tell the time download inspection 目录一、 实验内容.3二、 题目简介.3三、 基本要求.33.1 设计的基本要求33.2 设计提高部分要求.3四、 方案论证.3五、 基本电路各个功能的模块设计64.1 脉冲发生电路.64.2 计时电路.104.3 较分校时电路.134.4 清零电路.154.5 保持电路.164.6 报时电路.164.7 译码显示电路.174.8 消颤电路.194.9 各种组合电路.20六、 附加功能的设计.216.1 星期电路.216.2 秒表电路.22七、 实验的改进.25 7.1 较分校时较星期的改进25八、实验的电路设计总图.26九、实验中遇到的困难及改进方法.269.1 最大的困难：数字钟计数器的设计.26十、正在设计还未能实现的功能27 10.1 闹钟电路27十一、电路下载.29十二、实验感想.30十三、鸣谢.31十四、参考文献.31一、 实验内容：利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中。二、 题目简介：设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。三、 设计要求：3.1 设计的基本要求：1、 能进行正常的时、分、秒计时功能；2、 分别由六个数码管显示时分秒的计时；3、 K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4、 K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；5、 K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；6、 K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；3.2 设计提高部分要求：1、使时钟具有整点报时功能（当时钟计到5953”时开始报时，在5953”, 5955”,5957” 时报时频率为512Hz,5959”时报时频率为1KHz, ）；2、闹表设定功能；3、自己添加其他功能；四、 方案论证4.1 下图为我们设计的多功能数字钟的整体框图：图（4.1）多功能数字钟的整体框图从上图可以看出，基本计时器电路主要由脉冲发生电路、计时电路、报时电路、较分电路、清零电路及译码显示电路这六大模块构成。而提高部分，我们还加入了星期电路、秒表电路，并自己设计制作了转换电路。我们还尝试了闹钟电路，但由于电路设计比较复杂，因此还未能完全实现其闹钟功能。4.2 脉冲发生电路： 实验中使用的震荡频率源为48MHz，而基本实验电路所需的频率为1KHz，500Hz,2Hz及1Hz。因此，为了获取我们所需的频率，我们需要设计不同的分频器并加以不同的组合，这样就构成了我们的脉冲发生电路。本实验中，记时电路与较分电路用的都是1Hz的信号频率，消颤电路用的是2Hz的信号频率，报时电路用到的是500Hz及1KHz的信号频率。4.3 计时电路：本实验的基本计数完成的是从00:00:00到23:59:59的计时功能。为产生秒位，需要设计一个模60计数器，给以1Hz的信号频率；由秒的进位产生分位，分位也是用的模60计数器；再用一个模24计数器对分位的进位脉冲计数，产生小时位；最后设计一个模7计数器，对小时位的进位脉冲计数，产生星期位。因此，整个数字时钟的计时电路部分共包括七位：星期位、小时十位、小时个位、分十位、分个位、秒十位和秒个位。4.4 清零电路：清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。4.5 较分电路：校分校时功能由基本的逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。 4.6 保持电路：保持功能是通过逻辑门控制秒计数器输入端的1Hz脉冲实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。4.7 报时电路：整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。4.8 译码显示电路： 显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码（4个用于显示时分），所以通过2片4选一74153和一个7448显示译码器配合，根据计数器的信号进行数码管的动态显示。4.9 星期电路： 星期电路实际上是在原来的基础上增加了一个模8计数器，及实现从1到6,6到8再到1的这样一个跳变。之所以是8而不是7是因为星期日跟译码显示屏上的8很像。再将设计好的值通过显示电路显示到时分位的上面一位上去。4.10 秒表电路： 秒表电路主要由三部分组成：保持电路、清零电路及秒表计数电路。由于秒表中我们增加了一个秒分位，即完成了从00分00秒00秒分到59分59秒99秒分的一个秒表计数，因此我们要增加一个100Hz的频率来做秒分位的计数器的时钟信号。而秒位及时位的计数原理与基本电路中的相同。秒表电路中的保持电路与清零电路也与基本电路中的相同，在此就不多加赘述。4.11 转换电路： 由于基本的计数电路加星期显示电路占用的是数码显示管的7个位码，秒表电路需要显示管的6个位码，而器件上可供我们使用的位码一共才只有8个，因此我们要设计一个转换电路，判断在不同的条件下选择不同的值送给译码显示电路进行显示。五、 基本电路各个功能的模块设计：5.1 脉冲发生电路的设计：下图为总分频电路流程图：图（5.1.0）总分频电路流程图5.1.1 二分频电路：5.1.1.1 封装图：图（5.1.1）二分频电路封装图5.1.1.2 内部结构： 2分频电路由一个D触发器及一个非门实现，通过将D触发器的和相连，在端即得到一连串的2分频信号，实验电路图如下:图（5.1.2）2分频电路图5.1.1.3 波形图： 其仿真波形为：图（5.1.3）2分频电路的仿真波形5.1.2 三分频电路设计：5.1.2.1 封装图：图（5.1.4）三分频电路封装图5.1.2.2 内部结构图： 3分频电路通过74160用置数法实现，其输出端按照的方式循环计数就可以对其输入的脉冲进行3分频，输出信号由引出。电路图如下：图（5.1.5）三分频电路图5.1.2.3 波形图：图（5.1.6）三分频电路波形图5.1.3 八分频电路设计：5.1.3.1 封装图： 8分频电路实际上就是3个2分频电路相串联起来，如下图所示：图（5.1.7）8分频电路图5.1.3.2 仿真波形图（5.1.8）8分频电路的仿真波形图5.1.4 十分频电路设计：5.1.4.1 封装图：图（5.1.9）10分频电路封装图5.1.4.2 内部结构图： 10分频电路由一片74163和一个与非门得到，在1100时置数0011，计数器循环方式如下所示：图（5.1.10）10分频电路计数循环图 取最高位为计数器的输出端，内部结构为下图所示：图（5.1.11）模10计数器内部结构5.1.4.3 波形图：图（5.1.12）模10计数器电路的波形图从上图可以看出，10个脉冲信号为一个周期，且高低电平之比为1:1，满足要求。5.1.5 一千分频电路设计：5.1.5.1 封装图：图（5.1.13）1000分变频器封装图 1000分频器实际上是三个10分频电路相串联。5.1.5.2 波形图：图（5.1.14）1000分频波形图5.1.6 总的分频电路为：图（5.1.15）总分频电路图5.1.6分频总电路封装图为：图（5.1.16）分频总电路封装图 从上图我们可以比较清晰的看出，通过一系列分频器的作用后，我们可以大致将48MHz的信号源频率，大体上分为1Hz，2Hz，100Hz，500Hz，1000Hz。其中，1Hz，2Hz用作计数与较分校时，500Hz，1000Hz用作报时（三高一低），100Hz用做秒表中的秒分计数频率。5.2 计时电路设计：5.2.1 计时电路的设计原理：时钟能够产生时间前进是对秒脉冲计数产生形成的，为了形成时分秒，需要对秒进位信号进行计数从而产生分，对分进位信号进行计数产生时信号。秒和分均为60进制，时为24进制，所以需要有模60和模24计数器。计时电路示意如下图所示：图（5.2.1）计时电路示意图5.2.2 模60计时电路的设计原理：5.2.2.1 模60计时电路的内部结构：图（5.2.2）模60计数器的内部结构 从上图我们可以看出，模60计数器是由两片74160构成的同步计数器。左边的74160为秒的个位，右边的74160为秒的十位。左边的74160从0000记到1001,时，RCO为1，使右边的cl2打开，秒十位送一个脉冲信号计一，满足了逢十进一，由于秒的计数为从00开始，于是当个位为9，十位为5时，即从0059时，满足60秒的要求，这时输出端out为1，代表满60秒向分进一。5.2.2.2 模60计时电路的波形图：图（5.2.3）模60计数器的波形图从上图可以看出，当秒计数为59时，输出信号out为一个脉冲，送到分的个位计数，因此满足秒60向分进一的要求。5.2.2.3 模60计数器的封装图：图（5.2.3）模60计数器的封装图 图中en为使能端，控制计数器的开启或关闭，ci1与ci2为异步清零端，低电平有效，clk为时钟端，out为进位信号输出端，ql4.1为输出秒个位的4个二进制表示数，qh4.1为输出秒十位的4个二进制表示数。5.2.3 模24计数器：5.2.3.1 模24计数器的内部结构图：图（5.2.4）模24计数器的内部电路图 从上图可以看出，模24计数器所用的元件与模60计数器所用元件大致上相同，均为两片74160，且均为同步计数。左边的74160代表的是时的个位，右边的74160代表的为时的十位。当左边为3，右边为2时，满足0023这24小时的计数，同时通过id端将两片74160置零，以此完成模24小时的计数。5.2.3.2 模24计数器的波形图：图（5.2.5）模24计数器的波形图5.2.3.3 模24计数器的封装图：图（5.2.6）模24计数器的封装图 上图中，en为使能端，ci1与ci2为异步清零端，低电平能有效，clk为时钟信号，qlh4.1为表示小时的个位的4位2进制数，qhh4.1为表示小时的十位的4位2进制数。5.2.4 计数总电路的设计：5.2.4.1总电路的结构图如下图所示：图（5.2.7）计时总电路的结构图从上图我们可以看出，计时总电路是由两个模60计数器与一个模24计数器和一个与门共同构成。从左到右，一次完成的是秒、分、时的计数，秒的进位out1与分的使能端en直接相连，完成的是逢60秒分进一的计数原则。而时的使能端en是通过一个与门，秒的进位端out1与分的进位端out2相连，并没有像秒进分一样直接将out2与en相连，这是因为只有当满足59分59秒，及分与秒同时进位时，小时才加一计数。如果没有上面的与门，直接将out2与模24计数器的en端下联的话，则会导致分一到59将产生进位，每小时将少计一分钟的时间。5.2.4.1总电路的波形图如下图所示：图（5.2.8）总电路的波形图从上图我们可以看出，由于小时的一个脉冲将对应3600个秒脉冲信号，因此秒的时钟信号在图中已经变得非常密集，几乎为一条黑线。5.3 较分校时电路设计：5.3.1.1 较分电路的内部结构图：图（5.3.1）较分电路的内部工作结构图从上图中我们可以看出，当jinwei为1时，不管kaiguan是否为0或为1，输出的en均为1，即只要秒位计满60了，就会向分各位进位；在jinwei为0时，当kaiguan为0时，输出en为0，即此时没有秒的进位，也没有较分，所以不会给分位脉冲信号，电路正常计数；而当jinwei为0，kaiguan为1时，输出en为1，意思是此时虽然没有秒的进位，但较分开关拨下，有1Hz的外加信号驱动分位像秒位一样，每秒都加一计数，以此实现了较分的效果。5.3.1.2 较分电路封装图：图（5.3.2）较分电路封装图 图中1Hz为较分信号频率，kaiguan为较分开关，其中“0”为正常计数，“1”为开始较分，进位为秒位的进位信号，输出en接的是分计数器的使能端。5.3.1.3 较分电路接入计时电路中的整体电路图：图（5.3.3）较分电路接入计时电路中的整体电路图5.3.2 较时电路：5.3.2.1 校时电路原理： 校时电路的内部结构与较分电路 是完全一样的，这是由于它们的工作原理相同。但需要注意的是，除了校时信号驱动着小时在计数外，还有来自59分59秒的自然进位信号，两者只要有一个满足即可。因此，我们还要添加一个与门与或门来表示。5.3.2.2 校时电路的电路图：图（5.3.4）校时电路的电路图5.3.3 校时总电路：5.3.3.1 较分校时总电路图：图（5.3.5）较分校时总电路图5.4 清零电路的设计：5.4.1 清零电路的工作原理： 清零电路是把时间归零，且无论什么时候操作，电路都将归零，此电路通过对清零开关的操作来实现。把清零开关的状态信号消颤之后经非门后送入时分秒计数器的的清零端，低电平有效，即可实现所有计数器的清零。5.4.2 清零电路的电路图：图（5.4.1）清零电路的电路图图中，ci1,ci2,ci3为计时器秒分时的清零端，ci4为星期计数器（模8计数器）的清零端。5.4.3 清零电路的封装图：图（5.4.2）清零电路的封装图5.5 保持电路：5.5.1 保持电路的原理：保持电路的功能是通过与门与非门的共同作用来完成的。电路的控制为保持开关，输出端与时分秒的时钟信号相连。5.5.2 保持电路图：图（5.5.1）保持电路从上图可知，当保持开关为0时，时钟信号正常，计数器正常工作；当保持开关为1时，clk为0，没有时钟的输入，因此所有的计数器均保持原有数值而不会计数。5.6 报时电路：5.6.1 报时电路原理分析： 当计时到59分53秒, 59分55秒,59分57秒时，分别发出一声较低的蜂鸣声（500hz）；当计时到59分59秒时，发出一声较高的蜂鸣声（1khz）。需要在某时刻报时，就在时刻输出信号1作为触发信号，选通报时脉冲信号进行报时。我们将各时刻各位对应的二进制码作如下表进行比较：表（1）各时刻各位对应的二进制码时间分十位分个位秒十位秒个位59:53010110010101001159:55010110010101010159:57010110010101011159:590101100101011001 从上表我们总结出，首先分钟必须是59分，即分的二进制码为01011001，同时秒的十位必须为5，即0101，而满足三声低音的秒的个位条件为（假设秒的个位由高到低为）且或者且。同时，我们参考PPT中老师给的报时原理图如下所示：图（5.6.1）报时原理图由此，我们设计出了如下的报时电路图。5.6.2 报时电路图：图（5.6.2）报时电路图5.6.3 报时电路封装图：图（5.6.3）报时电路封装图图中，ml4.1为秒的个位，fl1,fl4为分的十位二进制码中的一四位数，fh1,fh3为分的个位二进制码中的一三位数，mh1,mh3为时的十位二进制码中的一三位数。5.7 译码显示电路：5.7.1 译码显示电路的原理图：图（5.7.1）译码显示电路原理图显示电路主要由数据选择器74151、译码器74138、计数器、显示译码器7447和数码显示管组成计数器74161设计为模8的循环计数器，其输出既作为4片74151的控制端，又作为38译码器74138的控制端。当计数器计数到某一个数值时，四片74151同时选取对应位的输入组成计时器某一位的BCD编码，接入显示译码器7447，与此同时根据计数器的数值，74138译码器也通过数码管的使能端选择对应位有效，从而在实验箱上显现数据。扫描的频率为1KHz,因为人眼的视觉停留，会感觉七个数码管同时显示。因为实验要求只用一个显示译码器7447，所以考虑用动态扫描显示法进行数据显示，即每次只显示一位，按照一定的显示时间间隔轮流显示。每个显示位均为四位二进制数，所以需要4片数选器，要显示的位有时分秒6位（HH,HL,MH,ML,SH,SL），加上星期显示1位(we)，最高空位为0，所以共8位。数选器的选择信号有三位，所以要用一个模8循环计数器作为数选器的地址选择端，供轮流选择带显示的数据，此外，还要用一个3-8译码器来选择数码管(DIG位)来显示对应的数据。实验电路图如下所示。5.7.2 译码显示电路图：图（5.7.2）译码显示电路图5.7.2 译码显示封装图：图（5.7.3）译码显示封装图5.8 消颤电路：5.8.1 消颤电路原理： 消颤开关由D触发器构成，利用D触发器锁存开关的动作信号，并且屏蔽抖动。消颤电路如下：图（5.8.1）消颤电路图5.8.1 消颤电路仿真图：图（5.8.2）消颤电路波形图可以看出，消颤电路对开关动作产生延时，达到防抖动目的。5.8.1 消颤电路封装图：图（5.8.3）消颤电路封装图将所有开关接入消颤电路后，可以得到消颤电路组，如下图所示：图（5.8.4）消颤电路组5.8.4 消颤电路组封装图：图（5.8.5）消颤电路组封装图5.9 各种组合电路图：5.9.1 计时报时电路： 将计时电路与报时电路相连，便得到了计时报时电路，下图为其封装图:图（5.9.1）计时报时电路封装图5.9.2 计时显示电路： 将计时电路与显示电路相连，便得到了计时显示电路，下图为其电路图：图（5.9.2）计时显示电路图 下图为其封装图：图（5.9.2）计时显示电路封装图六、 附加功能的设计：6.1 星期电路的设计：6.1.1 星期电路的设计原理：星期电路实际上是一个模7计数器，完成的是从1到6,6到8再到1的这么一个过程，分别对应着星期一到星期日这七天，之所以是8而不是7是因为数字8在显示屏上看更像是星期日，因此我们还在模8计数器中加入一个小的电路，已达到上述星期日的效果。由于数码管位码中的0至5号已用来显示秒分时，所以我们把星期加在时的后面一位，也借此表示完成了24个小时的计数，星期应自加一。6.1.2 星期电路的设计电路图：6.1.2.1 模8计数器电路图：图（6.1.1）模8计数器电路图6.1.2.2 模8计数器波形图：图（6.1.2）模8计数器波形图从上图中我们可以看出，此模8计数器完成的是：6.1.2.2星期电路图：图（6.1.3）星期电路图 图中xq4.1即为星期数字转换为的4位二进制数字，从上图可以看出，在星期电路中，我们也加入了较星期电路，其原理与较小时相同，即满足23时59分59秒或打开较星期开关的任意一个条件，都可以使星期计数。与此同时，我们还在消颤电路组及译码显示电路中加入了星期进行了修改，使得星期的计时与较星期功能更顺畅。6.2 秒表电路的设计：6.2.1 表秒电路的原理： 秒表电路与基本电路虽都完成的是计数计时的功能，但其较基本的计时电路相比，少了小时的两位，取而代之多了两位的秒分位，秒分与秒之间满足的是逢100进1，即秒分走100次，秒走1次，这就要求驱动秒分的时钟频率与秒与分不一样。本实验中，我们对秒分采用的频率为100Hz。同时考虑到显示管一共只有8个位段，基本的计时电路加星期电路已用去7个，表秒显示需要用6个，且秒表计数又于基本数字钟技术的值不一样，无法共用，因此在显示之前，我们需要加一个选择电路，以区分数码管上输出的是正常的数字钟值还是秒表计数的值。6.2.2 表秒电路的组成：6.2.2.1 表秒计数器：图（6.2.1）表秒计数器电路图 从图上可以看出，秒表计数器是由一个模100加两个模60计数器构成，模100完成的是秒分的计数，你外两个完成的是秒和分的计数，采用的均为同步计数器，减少了异步计数器中产生的冒险与竞争。其波形图为：其封装图为：图（6.2.2）秒表计数器封装图6.2.2.2 秒表控制电路：6.2.2.2.1 秒表控制电路设计原理： 秒表控制电路是控制秒表什么时候开始计时，同时为了简化选择电路，我们在设计控制电路中又加入了一些基本的门电路，使得秒表在计数时24小时数字时钟计时器自动暂停。6.2.2.2.2 秒表控制电路图：图（6.2.3）秒表控制电路图上图中，输出信号enmb接的是秒表计时器的使能端，控制秒表的计时，输出信号enjs接的是24小时数字时钟计时器的使能端控制24小时计时器的计时。由上电路图，我们可以得到下表：表（6.2.4）控制电路中的真值表miaobiaokgoenmbenjs功能00124小时计时器计数而秒表暂停110表秒计数而24小时计时器暂停6.2.2.3 秒表与基本计时器的选择电路：6.2.2.3.1 秒表选择电路的设计原理： 在给译码显示管分配管脚时，我们发现一个管脚只能对应一个输出而不能同时对应多个输出，尽管这两路输出可能不会同时显示，且24小时的数字计时器与秒表计时电路都需要6位显示，七段数码管的位码只有8个不够，于是这就需要我们在译码显示前增加一个选择电路，来根据情况选择输出的是24小时的数字计时器还是24分钟的秒表。在6.2.2.2中我们已经设计好了基本的秒表控制电路，来控制秒表和计数器使他们两只有一个能正常计数而另外一个暂停并人为清零，由于控制电路的加入使得秒表的选择电路变得简单，只需要用或门来对两个输入值进行选择，只输出一个即可。6.2.2.3.2秒表与基本计时器的选择电路图：图（6.2.5）转换电路图 上图是由24个或门构成的转换电路，左边两列完成的是24小时计时器中秒位的高低8位二进制数与秒表中秒分位的高低8个二进制数的相或输出，中间两列完成的是24小时计时器中分位的高低8位二进制数与秒表中秒位的高低8个二进制数的相或输出，最右边两列完成的是24小时计时器中时位的高低8位二进制数与秒表中分位的高低8个二进制数的相或输出。输出的y6.0刚好作为译码显示模块的输入值，显示在数码管上。若为24小时计时电路，则数码管上从右往左依次显示的是秒个位、秒十位、分个位、分十位、时个位、时十位；若为秒表计时电路，则数码管上从右往左依次显示的是秒分个位、秒分十位、秒个位、秒十位、分个位、分十位，以此完成了选择。6.2.2.3.3 秒表选择电路封装图：图（6.2.6）秒表选择电路封装图6.2.2.4 秒表电路的设计缺陷： 本实验设计的秒表电路虽然能完成秒表的计时功能，但这是以牺牲24小时基本计时电路的正常计数功能换来的，即秒表计数时24小时基本计时电路要先清零，而24小时基本计时电路正常计数时秒表必须先清零。造成这样的原因是因为选择电路的简单，选择电路只完成了或门电路的二选一功能，根据或门的功能，为了能正常输出显示，在秒表计数器与24小时基本计数器的输出中必须有一方为信号0，因此造成了如上的缺陷。这点在实际的使用中太麻烦，不符合常规，值得我们在以后的电路中进行修改。七、 实验的改进：7.1 较分校时较星期的改进：7.1.1 改进的原因：实验中，我们设计的电路虽然能完成校时较分较星期的功能，但发现在校时较分较星期的同时，其它的位也在走。例如在较分时秒与小时都在正常计数，这种情况在实际生活中是很不方面的，想将时间调节到某一固定时间点就比较困难。于是我们对校时较分较星期电路进行的修改，时期在完成功能是还能保持其它位不变。7.1.2较分校时较星期的改进电路图：图（7.1）改进电路图 上图中的60jishuqi为秒计数器，我们对秒计数器的使能端en做了修改，改成的一个4输入的与门，与门的四个输入端分别是较分开关、校时开关、较星期开关及时能开关的取反，在不较任何时，较分开关、校时开关、较星期开关的输入均为0，即模60计数器使能端en正常输入脉冲，秒位正常计数；但当只要分时星期有一个开始较时，模60计数器en为0，秒不走，从而保证其他位不变。 八、实验的电路设计总图：图（8.1）电路设计总图九、实验中遇到的困难及改进方法：9.1 最大的困难：数字钟计数器的设计：9.1.1 计数器设计困难的原因、电路分析：实验中对于小时计数器设计是我们在基本电路设计中所遇到的最大的困难。小时计数器的进位原理不同于分计数器的设计，小时的计数只有当满足59分59秒，即分与秒均产生进位时才计数。在一开始的设计中，我们均采用异步计数，即下一个时钟信号是受上一片计数器控制的，将秒与分的进位端用一个与门相连接到小时的时钟端，电路如下图所示：图（9.1）未修改的计数器图 根据上图，我们仿真出的波形为:图（9.2）未修改的计数器的仿真波形从上图我们可以明显看出给小时的信号中，没有了奇信号，偶信号的时间太长，大量占用了奇信号的时间，因此从图上可以发现小时的计数中，整个的时间是对的，但没有了奇数，只剩下偶数，即小时以00,02,04这样的方式计数，通过询问老师及自己查阅书籍，我们觉得可能是同步与异步计数的原因，异步计数中存在着冒险与竞争，上一级对下一级脉冲的干扰也较大，很可能导致奇数次的脉冲信号太微弱，肉眼还没看到就已经过去并计数了，因此我们试着将异步改为同步时钟。9.1.2 修改后计数器的电路图：图（9.3）修改后的计数器9.1.3 修改后计数器的波形图：图（9.4）修改后计数器的波形图从上两图可以看出，修改后的计数器可以正常实现24小时的计数，且小时也满足59分59秒时计数，不会少计算一分钟的时间。十、正在设计还未能实现的功能：10.1 闹钟电路： 本次实验由于前面的内容我们完成的较快，于是由设计了部分的闹钟电路，之前我们自己制作了一个简易的小闹钟电路，即电路本身设定好时间，到那个时间点就报时。这个电路比较简单也容易实现，但觉得这跟整点报时功能没什么区别，于是想重新设计一个能自己设定时间并报时的闹钟。最后虽然没有很好的实现，但我们想说说自己对闹钟电路的理解，希望老师能给与一些建议与指导。10.1.1 闹钟电路的原理及电路图： 闹钟电路在我们这的理解即为一个能自己设定报时时间的报时电路，因此其必须由闹钟报时电路、闹钟计数电路、闹钟选择电路这三部分组成。10.1.2闹钟计数电路闹钟计数电路与之前的23时59分59秒计数器的设计思想相类似只不过没有秒位，电路图如下所示：图（10.1）闹钟计数电路10.1.3 闹钟报时电路闹钟报时电路即当时间与闹钟设定好的时间相同时蜂鸣器叫，这样判断相同是一个难题。这里我们用2输入的异或门加非门来实现功能。输入端为正常24小时计数器的值与闹钟设定的值，由异或门的功能（相异取1，相同取0）可知，当输入端相同时，输出才为1，再将输出利用两个8输入的与门来完成。电路如下图所示：图（10.2）闹钟报时电路10.1.4 闹钟选择电路：由于需要在数码管上显示闹钟设定的时间，又因为数码管个数有限，所以需要设置一选择电路来选择输出。其选择的基本单元及其封装如下图所示： 图（10.3）选择电路的单元结构 图（10.4）封装图上图完成了闹钟设定时间的每一位切换，闹钟有4位共16次选择，其总图如下：图（10.5）闹钟选择总图10.1.5 闹钟电路失败分析：实验中，我们对我们连好的电路进行了编译、下载，在实验板上观察显示的结果，发现可以进行闹钟电路与正常计时电路的显示切换，可以设定时间，但时间小时的十位每秒做一次，而个位不动，同时到设定是时间闹钟也不叫。事后，我仔细分析检查了电路，觉得问题可能还是出在了闹钟报时的电路上面，蜂鸣器在制定的时间没响说明那一点的没