CAD课件第一章.pdf

2012 12 5 1 西安交通大学微电子学系 半导体工程半导体工程CADCAD 第第1章 概述章 概述 西安交通大学 电子与信息工程学院 微电子学系 张国和 西安交通大学 电子与信息工程学院 微电子学系 张国和 zhangguohe 西安交通大学微电子学系 课程概述 背景概述 VLSI设计研制过程 VLSI各阶段CAD内容 Ch 1概述2 VLSI各阶段CAD内容 IC设计系统 西安交通大学微电子学系 基本概念 CAD Computer Aided Design CAP Computer Aided Production CAM Computer Aided Manufacture Ch 1概述3 p CAT Computer Aided Test EDA Electronic Design Automation 西安交通大学微电子学系 背景概述 Moore定律 集成电路上可容纳的晶体管数目 约每隔18个月便会增 加一倍 性能也将提升一倍 IC进入VLSI发展的难点 正确性更高可靠性要求 Ch 1概述4 正确性更高可靠性要求 综合性更强多种因素 复杂性更甚数据资料 时间效率更快Time To Market CAD 计算机辅助设计 成为必不可少的手段 西安交通大学微电子学系 背景概述 EDA发展历程 70年代 80年代初期 交互式图形编辑设计规则 硬件采用16位小型机 孤 立的软件程序 使设计人员摆脱繁锁 容易出错的手 工画图的传统方法 提高效率 设计周期长 不适应规模大的设计 返工修改代价昂 贵 Ch 1概述5 80年代后期 图形界面 在工作站或超级微机上运行 集逻辑图输 入 逻辑模拟 测试码生成 电路模拟 版图输入 版图验证等工具于一体 构成了一个较完整的设计系 统 每个工具都有独立元件库 工具之间有统一数据库进 行数据存放 传输 管理 并有标准CAM输出接口 西安交通大学微电子学系 背景概述 EDA发展历程 续 90年代后 引入了硬件描述语言 一般采用两种语言即VHDL Very High Speed Integrated Circuit Hardware Description Language 和Verilog HDL语言 此外 引入了行为综合和逻辑综合工具 采用较高的 抽象层次进行设计 并按照层次式方法进行管理 大大提高处理复杂设计的能力 设计所需的周期也大幅度的缩短 Ch 1概述6 大大提高处理复杂设计的能力 设计所需的周期也大幅度的缩短 综合优化工具的采用使芯片的品质如面积 速度 功耗等获得了 优化 代表性系统 MENTOR GRAPHICS CADENCE SYNOPSYS和 VIEWLOGIC 2012 12 5 2 西安交通大学微电子学系 背景概述 现代EDA系统要求 真正的自动化设计能力 统一的数据库 开放式设计环境 结构的开放性 操作的协同性 系统的可移植性 Ch 1概述7 结构的开放性 操作的协同性 系统的可移植性 丰富的元器件模型库 西安交通大学微电子学系 背景概述 现代EDA系统要求 EDA系统组成 框架结各种EDA 模型库 算 法硬件支持 Ch 1概述8 framew ork 工具 tools 模型库 libraries method ology 环境 support 西安交通大学微电子学系 课程概述 背景概述 VLSI设计研制过程 VLSI各阶段CAD内容 Ch 1概述9 VLSI各阶段CAD内容 IC设计系统 西安交通大学微电子学系 数字IC设计流程 三个阶段 高层次综合 将系统的行为 各个组成部分的功 能及其输人和输出用硬件描述语 言加以描述 然后进行行为级综 合 同时通过高层次的硬件仿真 进行验证 逻辑综合 高层次描述 高层次综合 逻辑描述逻辑描述 Ch 1概述10 逻辑综合 通过综合工具逻辑级行为描述转换 成使用门级单元的结构 也称为网 表描述 同时还要进行门级逻辑 仿真和测试综合 物理综合 将网表描述转换版图 即完成布图 设计 逻辑综合 物理综合 掩模 门级描述 物理描述 门级描述 物理描述 西安交通大学微电子学系 数字IC设计流程 1 设计输入 2 逻辑综合 3 系统划分 4 前仿真 5 布局 Ch 1概述11 5 布局 6 定位 7 布线 8 电路参数 提取 9 后仿真 西安交通大学微电子学系 模拟IC设计流程 1 交互式电路图输入 2 电路仿真 3 版图设计 4 版图验证 DRC ERC LVS Ch 1概述12 5 寄生参数提取 6 后仿真 7 产生掩膜文件 GDSII 提交流片 2012 12 5 3 西安交通大学微电子学系 现代VLSI的EDA流程 性能指标 总体性能指标 逻辑和电路描述 Ch 1概述13 理想化多级设计流程 逻 版图描述 芯片制备 西安交通大学微电子学系 课程概述 背景概述 VLSI设计研制过程 VLSI各阶段CAD内容 Ch 1概述14 VLSI各阶段CAD内容 IC设计系统 西安交通大学微电子学系 系统设计CAD 总目标 Ch 1概述15 西安交通大学微电子学系 系统设计CAD 系统级CAD工具的难点在于高层次综合 也叫 行为级综合 其中 高层系综合的核心是 调度 调度 scheduling 将操作操作赋给所指定的 控制步 所指定的 控制步 确定在这一结构中各种操作的次序确定在这一结构中各种操作的次序 Ch 1概述16 分配 分配 allocation 将操作和值操作和值赋给相应功 能单元和寄存器 功 能单元和寄存器进行运算或存放运算或存放 目的是在 给定的一组性能 面积或功耗的条件下 使 使用的硬件资源最小硬件资源最小 西安交通大学微电子学系 逻辑设计阶段CAD 任务任务 用已有的基本逻辑单元基本逻辑单元 门或功能块 确定满 足一定逻辑功能的逻辑构成逻辑构成 其输出一般为网表和逻 辑图 网表和逻 辑图 逻辑综合是将逻辑级行为描述转换成结构描述将逻辑级行为描述转换成结构描述 目标目标 由给定的逻辑功能要求给定的逻辑功能要求及其执行时间执行时间确定由一 定逻辑功能单元 由一 定逻辑功能单元 组成的逻辑结构逻辑结构 Ch 1概述17 划分划分 寄存器传输级寄存器传输级 功能块级功能块级 门级门级和晶体管开关 级 晶体管开关 级 方法方法 根据被模拟的逻辑电路的外部输入信号 激励 源 波形图 外部输入信号 激励 源 波形图算出内部各节点内部各节点及输出端输出端的信号波形信号波形 再 由设计者来判断其正确性判断其正确性 以尽早检查出设计中的逻 辑错误和定时错误 逻 辑错误和定时错误 西安交通大学微电子学系 逻辑设计阶段CAD 电路实例 设计一个模数为6的同步 二进制计数器 1 设置异步清零控制端 低电平复位 设计要求 000 010 011 100 001 101 Ch 1概述18 低电平复位 2 输入数据保持 3 输出进位提示 4 Verilog语言的文本输入 5 功能仿真与验证 2012 12 5 4 西安交通大学微电子学系 逻辑设计阶段CAD 电路实例 module counter6 CLK CE CR Q TC input CLK CE CR 定义输入信号 output TC 定义输出信号 output 2 0 Q 定义输出信号 2 0 Q 定义信号类型 设计语句 Ch 1概述19 reg 2 0 Q 定义信号类型 assign TC CE 进位信号指示 输 出5时进位 always posedge CLK or negedge CR begin if CR 1 b0 复位 Q 3 b0 else if Q 3 b101 0 5循环计数 西安交通大学微电子学系 逻辑设计阶段CAD 电路实例 Q 3 b0 else if CE 1 b0 输出保持 Q Q else 计数 Q Q 3 b1 end E dd l Ch 1概述20 Endmodule 此后 使用ModelSim进行编译与仿真 西安交通大学微电子学系 逻辑设计阶段CAD 电路实例 仿真结果 Ch 1概述21 西安交通大学微电子学系 电路设计阶段CAD 电路图 逻辑图 输入文件 源程序 转换 电路结 输出 要求 Ch 1概述22 输入处理程序段 拓扑结构 元器件参数 等效 电路 电路方程 求解 方程组 电路结 构描述 器件 模型 KCL KVL 数值 计算 分析 要求 要求 输出 考虑环境环境 工艺偏差工艺偏差等因素 确定所要求的电路性能所要求的电路性能 如直流特性直流特性 开关特性开关特性等 的电路结构和元件参数的电路结构和元件参数 西安交通大学微电子学系 电路设计阶段CAD A Two Input NOR Circuit OPTIONS LIST NODE POST VDD 5 0 DC 5 VIN1 1 0 PULSE 0 5 0 1ns 2ns 250ns 500ns VIN2 2 0 PULSE 0 5 0 1ns 2ns 250ns 500ns Ch 1概述23 VIN2 2 0 PULSE 0 5 0 1ns 2ns 250ns 500ns M1 4 1 0 0 MN W 1u L 0 5u AD 8p AS 8p M2 4 2 0 0 MN W 1u L 0 5u AD 8p AS 8p M3 3 1 5 5 MP W 1 5u L 0 5u AD 18p AS 18p M4 4 2 3 5 MP W 1 5u L 0 5u AD 18p AS 18p C1 1 0 1P C2 2 0 1P C3 3 0 1P C4 4 0 1P 西安交通大学微电子学系 电路设计阶段CAD MODEL MN NMOS LEVEL 1or3 VTO 0 7 UO 500 KAPPA 25 KP 30U ETA 01 THETA 04 VMAX 2E5 NSUB 9E16 TOX 400 GAMMA 1 5 PB 0 6 JS 1M XJ 0 5U LD 0 1U NFS 1E11 NSS 2E10 RSH 80 CJ 3M MJ 0 5 CJSW 1N MJSW 0 3 acm 2 capop 4 MODEL MP PMOS LEVEL 1or3 VTO 0 8 UO 150 KAPPA 25 KP 15U ETA 015 THETA 04 VMAX 5E4 NSUB 1 8E16 Ch 1概述24 KP 15U ETA 015 THETA 04 VMAX 5E4 NSUB 1 8E16 TOX 400 GAMMA 672 PB 0 6 JS 1M XJ 0 5U LD 0 15U NFS 1E11 NSS 2E10 RSH 80 CJ 3M MJ 0 5 CJSW 1N MJSW 0 3 acm 2 capop 4 TRAN 1N 1U PROBE END 2012 12 5 5 西安交通大学微电子学系 电路设计阶段CAD LEVEL 1 Ch 1概述25 LEVEL 3 西安交通大学微电子学系 版图设计阶段CAD 任务任务 根据逻辑和电路功能要求以及工艺制造的约束 条件来设计掩膜图 完成版图图形生成和验证版图图形生成和验证 图形 发生器数据生成 图形 发生器数据生成 输入输入是电路元件和网表电路元件和网表 原理图 输出输出是设计好的 版图 设计好的 版图 版图是IC设计与制造之间的桥梁 人工设计 语言描述式图形编辑 交互式图形编辑 Ch 1概述26 自动设计 数字IC 自动 PLA ROM RAM Compiler BBL 自动布局布线 库单元法 S C G C 自动布线 门阵列 G A PLD 半自动设计 部分自动部分人工 先自动 后人工修改补充 西安交通大学微电子学系 版图设计阶段CAD 全定制版图设计 利用人机交互图形系统 由版图设计者针对具体电路 和具体要求 从每个器件的图形 尺寸开始设计 直 至整个版图的布局布线 利用人机交互图形系统 由版图设计者针对具体电路 和具体要求 从每个器件的图形 尺寸开始设计 直 至整个版图的布局布线 Ch 1概述27 可获得最佳的电路性能和最小的芯片尺寸 有利于提 高集成度和降低生产成本 适用于通用芯片和高性能 芯片的设计以及库单元的设计 可获得最佳的电路性能和最小的芯片尺寸 有利于提 高集成度和降低生产成本 适用于通用芯片和高性能 芯片的设计以及库单元的设计 缺点 设计周期长 设计费用高 同时要求设计者具 有相当深入的微电子专业知识和丰富的设计经验 缺点 设计周期长 设计费用高 同时要求设计者具 有相当深入的微电子专业知识和丰富的设计经验 西安交通大学微电子学系 版图设计阶段CAD 全全定制芯定制芯片片 Ch 1概述28 片片的局部版的局部版图图 西安交通大学微电子学系 版图设计阶段CAD 标准单元 标准单元 Standard Cell 电路基本单元及各种电路基本单元及各种I O单元都按一定的标准 依据特 定工艺 由专门人员预先设计好存放于一个统一的库 中 称为标准单元库 单元都按一定的标准 依据特 定工艺 由专门人员预先设计好存放于一个统一的库 中 称为标准单元库 Ch 1概述29 芯片设计者只要根据电路的逻辑网表及设计约束条件 用相关软件调用标准库中的单元进行布局布线 即 可快速形成最终的芯片版图 芯片设计者只要根据电路的逻辑网表及设计约束条件 用相关软件调用标准库中的单元进行布局布线 即 可快速形成最终的芯片版图 由于标准单元库是预先设计好的 不是为某个芯片专 门设计的 因此称为半定制设计方法 由于标准单元库是预先设计好的 不是为某个芯片专 门设计的 因此称为半定制设计方法 semi custom design approach 西安交通大学微电子学系 版图设计阶段CAD 标准单元库组成标准单元库组成 符号库符号库 单元特定符号 供逻辑图设计用 拓扑库拓扑库 单元高度 宽度 引出端坐标及 方向 供布局布线使用 时序库时序库 输入与输出间的时间关系及负载 特性 供时序验证用 Ch 1概述30 特性 供时序验证用 功能描述库功能描述库 单元功能的描述 供功能仿真用 版图库版图库 单元各层掩膜图形 供制掩膜版用 综合库综合库 供逻辑综合用 电路图库电路图库 单元电路图 优点 优点 可获得较佳的电路性能较佳的电路性能和较小的芯片尺寸较小的芯片尺寸 与库单元种类的丰富程度和库单元性能有关 有 利于缩短芯片设计周期缩短芯片设计周期 降低设计成本降低设计成本 2012 12 5 6 西安交通大学微电子学系 版图设计阶段CAD 标准单元电路设计考虑标准单元电路设计考虑 尽可能地减少单元的引出端点 尽量内部产生 尽可能地减少单元的引出端点 尽量内部产生 要获得较好的抗噪声性能 要获得较好的抗噪声性能 N管和管和P管的比例 管的比例 要规定一定的驱动能力 要规定一定的驱动能力 N管和管和P管的尺寸 管的尺寸 尽可能获得最佳的延迟时间 级间的驱动 尽可能获得最佳的延迟时间 级间的驱动 标准单元版图设计考虑标准单元版图设计考虑 Ch 1概述31 标准单元版图设计考虑标准单元版图设计考虑 单元要符合等高原则 特别是电源和地线应有相同高度 单元要符合等高原则 特别是电源和地线应有相同高度 与单元库中的任何单元 包括自身 的任意组合都应满 足设计规则的要求 与单元库中的任何单元 包括自身 的任意组合都应满 足设计规则的要求 每个单元都要考虑抗闩锁 每个 每个单元都要考虑抗闩锁 每个I O单元都要考虑抗静电 单元都要考虑抗静电 尽可能小的寄生电容 尽可能小的寄生电容 单层金属工艺尤其要考虑端口引出 单层金属工艺尤其要考虑端口引出 西安交通大学微电子学系 版图设计阶段CAD I O及压焊块 标准单元 内部标准 单元 及压焊块 标准单元 内部标准 单元 基本结基本结构构 Ch 1概述32 布线通道布线通道 构构 西安交通大学微电子学系 版图设计阶段CAD 标准单元法芯片版图设计一般过程 标准单元法芯片版图设计一般过程 根据逻辑图 或逻辑网表 确定使用单元的种类 和数量 估算面积 确定芯片几何 形状 长度与宽 度的比值或单元行数 根据逻辑图 或逻辑网表 确定使用单元的种类 和数量 估算面积 确定芯片几何 形状 长度与宽 度的比值或单元行数 根据封装要求排布根据封装要求排布 O单元单元 Ch 1概述33 根据封装要求排布根据封装要求排布I O单元单元 布电源和地的干线网 布电源和地的干线网 排布内部单元 布局 排布内部单元 布局 布线 电源和地的支线 主要信号线 其它线 布线 电源和地的支线 主要信号线 其它线 西安交通大学微电子学系 版图设计阶段CAD 标准单元法设计阶段性局部版图标准单元法设计阶段性局部版图 Ch 1概述34 西安交通大学微电子学系 版图设计阶段CAD 门阵列 门阵列 Gate Array 设计 门阵列母片 设计 门阵列母片 将含有固定器件数不含连线的内部相同单元排成一定 规模的阵列 将含有固定器件数不含连线的内部相同单元排成一定 规模的阵列 将含有固定器件数不含连线的将含有固定器件数不含连线的I O相同单相同单 元排在四周元排在四周 并留有固定的布线通道并留有固定的布线通道 形成一定规模形成一定规模 Ch 1概述35 元排在四周元排在四周 并留有固定的布线通道并留有固定的布线通道 形成一定规模形成一定规模 一定 一定I O端口数 没有连线端口数 没有连线 没有功能没有功能 的芯片版图 的芯片版图 按此版图进行掩膜版制作和流片 按此版图进行掩膜版制作和流片 完成反刻金属之前 的所有加工工序 完成反刻金属之前 的所有加工工序 生产出半成品芯片 没有功能 称 为 门阵列母片 生产出半成品芯片 没有功能 称 为 门阵列母片 供芯片设计者进一步设计使用供芯片设计者进一步设计使用 西安交通大学微电子学系 版图设计阶段CAD 门阵列法芯片设计门阵列法芯片设计 在固定规模 器件数 固定端口数的门阵列母片的 基础上 在固定规模 器件数 固定端口数的门阵列母片的 基础上 芯片设计者根据需要将内部单元和芯片设计者根据需要将内部单元和I O单元分 别进行内部连线构成所需功能的各种单元 单元分 别进行内部连线构成所需功能的各种单元 也可以调 用针对具体母片事先设计好的的各种功能单元连线的 也可以调 用针对具体母片事先设计好的的各种功能单元连线的 单元库单元库 再进行总体布局布线再进行总体布局布线 构成一定功能的芯构成一定功能的芯 Ch 1概述36 单元库单元库 再进行总体布局布线再进行总体布局布线 构成一定功能的芯构成一定功能的芯 片连线版图 片连线版图 按此连线版图进行制版 再在预先生产出的母片上继 续完成后续工序 制出最终芯片 按此连线版图进行制版 再在预先生产出的母片上继 续完成后续工序 制出最终芯片 2012 12 5 7 西安交通大学微电子学系 版图设计阶段CAD 门阵列法的特点门阵列法的特点 芯片的面积 最大规模 最多引脚数 布线通道以及 单元中的器件数和部分连接是固定的 利用率不能达 到 芯片的面积 最大规模 最多引脚数 布线通道以及 单元中的器件数和部分连接是固定的 利用率不能达 到100 性能不能达到最佳 性能不能达到最佳 Ch 1概述37 可以快速完成芯片的设计和生产 降低芯片设计成本 和生产成本 可以快速完成芯片的设计和生产 降低芯片设计成本 和生产成本 一般制成不同规模 不同引脚数的系列门阵列母片 以便适合不同规模电路的设计 一般制成不同规模 不同引脚数的系列门阵列母片 以便适合不同规模电路的设计 西安交通大学微电子学系 版图设计阶段CAD 门阵列单元门阵列单元 在一个芯片上把门电路排成阵列形式 其构成可以是 两对或三对共栅或不共栅的 在一个芯片上把门电路排成阵列形式 其构成可以是 两对或三对共栅或不共栅的P管和管和N管 称为基本单元管 称为基本单元 Ch 1概述38 共栅四管单元不共栅四管单元共栅四管单元不共栅四管单元 西安交通大学微电子学系 版图设计阶段CAD 内部单元阵列示例内部单元阵列示例 Ch 1概述39 16管单元 西安交通大学微电子学系 版图设计阶段CAD I O及压焊 块单元 内部单 及压焊 块单元 内部单 元元 外观外观 似 似 只是只是 是是固定固定的的 门阵列法芯片结构门阵列法芯片结构 Ch 1概述40 元元 布线通道布线通道 观观与标准单元法与标准单元法相相 是是基本单元及规基本单元及规模模 的的 西安交通大学微电子学系 版图设计阶段CAD I O及压焊块 标准单元 内部标准 单元 无 及压焊块 标准单元 内部标准 单元 无 专门布线专门布线 门门海结海结构构 Ch 1概述41 专门布线专门布线 通道的有 源区 通道的有 源区 构构 将阵列中的布线通 道用基本单元占据 将阵列中的布线通 道用基本单元占据 将阵列中的布线通 道用基本单元占据 将阵列中的布线通 道用基本单元占据 西安交通大学微电子学系 版图设计阶段CAD 积木块 BBL 将固定的全定制设计模块 编译模块 一般为存储器 和标准单元设计方法结合在一起 就像堆积木一样进行 布局布线 形成芯片版图 芯片面积较小芯片面积较小 I O及压焊及压焊 块单元块单元 Ch 1概述42 芯片面积较小芯片面积较小 性能较佳 设计周期短 性能较佳 设计周期短 块单元块单元 固定模块 布线通道 固定模块 布线通道 编译模块编译模块 可变模块可变模块 2012 12 5 8 西安交通大学微电子学系 版图设计阶段CAD BBL芯片版图实例芯片版图实例 Ch 1概述43 西安交通大学微电子学系 版图设计阶段CAD 版图设计具体步骤版图设计具体步骤 划分划分 partition 把整个电路划分成若干块 将处理问题 规模缩小 考虑因素 模块大小模块大小 模块数模块数 块间连线块间连线等 布图规划布图规划 floorplanning 为每个模块和整个芯片优选一 个好的布图方案 由包含器件数包含器件数预估模块面积模块面积 再根据 与其他模块的连接关系连接关系及上一层模块或芯片形状上一层模块或芯片形状估计其 Ch 1概述44 形状和相对位置 布局布局 placement 确定模块在芯片上的确切位置 目标 是保证布线连通前提下使芯片面积尽可能小芯片面积尽可能小 连线总长 尽可能短 连线总长 尽可能短且易于布线易于布线 优化芯片性能 布线布线 rooting 布通 优化 减小连线长度连线长度 通孔数目通孔数目 压缩压缩 compaction 布线之后的一个优化处理 以进一步 减小芯片面积减小芯片面积 西安交通大学微电子学系 版图设计阶段CAD 示例 读写 控制 读写 控制 输入输出输入输出 Ch 1概述45 地址 译码 地址 译码 SRAM存储矩阵存储矩阵 西安交通大学微电子学系 版图设计阶段CAD 布线示例 Ch 1概述46 西安交通大学微电子学系 版图设计阶段CAD 优化设计优化设计 1 源漏区面积优化源漏区面积优化 相邻同型相邻同型MOS管源漏区管源漏区 1 2 Ch 1概述47 相邻同型相邻同型MOS管源漏区管源漏区 相连接时采用有源区直 接连接可以减小源漏区 面积 减小寄生电容和 漏电 也减小了芯片面 积 相连接时采用有源区直 接连接可以减小源漏区 面积 减小寄生电容和 漏电 也减小了芯片面 积 1 2 西安交通大学微电子学系 版图设计阶段CAD 2 器件排序优化器件排序优化 通过排序优化可以提高速度 减小漏电 通过排序优化可以提高速度 减小漏电 A D BC OUT D OUT ABC Ch 1概述48 D GND OUT GND OUT 2012 12 5 9 西安交通大学微电子学系 版图设计阶段CAD 3 宽沟器件的优化设计宽沟器件的优化设计 1 宽沟器件可以由多个器件 合成 方便布局布线 减 小栅极电阻 宽沟器件可以由多个器件 合成 方便布局布线 减 小栅极电阻 Ch 1概述49 2 宽沟器件源漏区开孔要充 分 提高沟道特性的一致 性 尤其是模拟电路 宽沟器件源漏区开孔要充 分 提高沟道特性的一致 性 尤其是模拟电路 西安交通大学微电子学系 版图设计阶段CAD 4 复用单元的设计复用单元的设计 将常用结构的组合图 形 包括电路单元 按设计规则要求设计 为可复用的单元 供 Active Contact Poly i Ch 1概述50 为可复用的单元 供 设计过程中调用 减 少设计错 误 并便 于修改 Poly Contact Via1 PAD 西安交通大学微电子学系 版图设计阶段CAD SVRF Standard Verification Rule Format RVE Results Viewing Environment SVDE Standard Verification Database Environment DRC Design Rule Checking Ch 1概述51 LVS Layout Versus Schematic ERC Electrical Rule Checking LPE Layout Parameter Extraction 西安交通大学微电子学系 版图设计阶段CAD Ch 1概述52 DRC流程 流程 Calibre 西安交通大学微电子学系 版图设计阶段CAD Ch 1概述53 LVS流程 流程 Calibre 西安交通大学微电子学系 版图设计阶段CAD 提取各器件 互连关系及各寄生C和R 以CMOS IC为例 1 提取晶体管 编号 提取晶体管 编号 2 提取 提取W L比比 3 算各管 算各管S D区面积 周长 算区面积 周长 算S D电容 栅电容电容 栅电容 4 提取电路节点提取电路节点 节点编号节点编号 LPE 后模拟 Ch 1概述54 4 提取电路节点提取电路节点 节点编号节点编号 5 计算节点电容 计算连线寄生电容和电阻 等 计算节点电容 计算连线寄生电容和电阻 等 提取后 1 电特性检验基础 电特性检验基础 还原成电路图 比较还原成电路图 比较 2 提取的器件 互连关系和寄生参量作为电路模拟程序 输入数据 再模拟 计入寄生参数影响 提取的器件 互连关系和寄生参量作为电路模拟程序 输入数据 再模拟 计入寄生参数影响 3 自动设计制成版图 从单元库调用单元 经检验 只需提连线分布 自动设计制成版图 从单元库调用单元 经检验 只需提连线分布C和和R 进行整个电路的检验 进行整个电路的检验 2012 12 5 10 西安交通大学微电子学系 器件设计CAD 任务 在满足电学性能的条件下 根据工艺技术水平确定 器件结构 方法 设计几何结构图形几何结构图形和内部杂质分布内部杂质分布 模拟计算器件 端特性 功能 预测设计质量设计质量 器件特性的工艺灵敏度器件特性的工艺灵敏度和结构影响结构影响 模型参数提取模型参数提取 物理模型 Ch 1概述55 物理模型 1 经典模拟 漂移扩散方程 大尺寸 2 半经典模拟 玻尔兹曼方程 亚微米 3 量子模拟 薛定谔方程 超深亚微米 典型软件 MEDICI DAVINCI ISE TCAD Synopsys TCAD 建物理模型 通过有关 约束条件 边界条 件 求解方程组 西安交通大学微电子学系 器件设计CAD 经典模拟基本方程 1 泊松 Poisson 方程 电势和空间电荷之间的关系为 2 q np N 2 电流连续性方程 一般情况下 带电的粒子流由连续性方程决定 表明在 任何时间于任何位置均无电荷的积累 Ch 1概述56 任何时间于任何位置均无电荷的积累 1 nnn n JGU tq 1 ppp p JGU tq 3 电流密度方程 总的传导电流为扩散电流分量和漂移电流分量之和 即为 nnn JqEq Dn ppp JqEq Dp 西安交通大学微电子学系 器件设计CAD 网格 网格 GRID 杂质分布的读入杂质分布的读入 物理模型物理模型 载流子的复合 碰撞离化效应 禁带变窄 效应 带 载流子的复合 碰撞离化效应 禁带变窄 效应 带 带遂穿效应 迁移率的变化 载流子寿命 载流子的 带遂穿效应 迁移率的变化 载流子寿命 载流子的Boltzman 和和 Fermi Dirac 统计分布 部分离 化效应 等 统计分布 部分离 化效应 等 Ch 1概述57 其他特性其他特性 可植入电阻 电容 电感等可植入电阻 电容 电感等 可描述分布式接触电阻可描述分布式接触电阻 模拟中描述电压和电流的边界条件模拟中描述电压和电流的边界条件 I V曲线自动跟踪曲线自动跟踪 为了计算和频率相关的电容 电导 导纳和为了计算和频率相关的电容 电导 导纳和s参数等 可在任何虚拟的频率下进行交流小信号分析 参数等 可在任何虚拟的频率下进行交流小信号分析 西安交通大学微电子学系 器件设计CAD 图形的输出图形的输出 端特性输出 例如 所加的电压 接触端的电压 终 端电流 时间 瞬态特性 所加的电压 接触端的电压 终 端电流 时间 瞬态特性 还能够用来显示交流量 如电容 电导 导纳 频率 以及用户定义的一些 变量 用户定义的一些 变量 Ch 1概述58 可显示沿着器件结构中特定路径上的某一参量特定路径上的某一参量的 1D 2D图形图形分布 例如 势能 载流子的准费米势能 电场 载流子浓度 杂质浓度 复合和产生率 电 流密度 电流分布 势能 载流子的准费米势能 电场 载流子浓度 杂质浓度 复合和产生率 电 流密度 电流分布 西安交通大学微电子学系 器件设计CAD 初始网格 根据掺杂分布优 化后网格 初始网格 根据掺杂分布优 化后网格 Ch 1概述59 根据电势分布优 化后网格 根据电势分布优 化后网格 西安交通大学微电子学系 器件设计CAD 电势分布 源端纵向掺杂 分布 电势分布 源端纵向掺杂 分布 Ch 1概述60 栅下纵向掺杂 分布 栅下纵向掺杂 分布 2012 12 5 11 西安交通大学微电子学系 器件设计CAD IDS VDS曲线曲线 Ch 1概述61 漏极电压从漏极电压从5伏突降到伏突降到0伏 时 漏极电流瞬态曲线 伏 时 漏极电流瞬态曲线 西安交通大学微电子学系 工艺设计CAD 任务 给出集成电路制造过程中某一道工序或某一工 艺流程的条件后 由工艺模拟程序分析经过该道工序 或工艺流程之后的工艺结果 由工艺模拟程序分析经过该道工序 或工艺流程之后的工艺结果 主要是杂质分布 并 以此计算有关电学参数计算有关电学参数 R口 xj Vth等 工艺过程 离子注入离子注入 予淀积予淀积 氧化氧化和再扩散再扩散 外延 生长 外延 生长 低温淀积低温淀积及腐蚀腐蚀等 Ch 1概述62 作用 提供半导体器件模拟所需的输入数据 结构 杂质分布等 确定合适的工艺流程及各步条件 待研方向 1 新结构 小尺寸器件模型 2 新材料工艺模型 3 工艺模拟计算方法 4 三维小尺寸模拟方法 等 西安交通大学微电子学系 测试设计CAD 可测性可测性包括 测试生成 测试验证和测试设计 测试生成测试生成 产生验证电路行为的一组测试码 测试验证测试验证 一个给定的测试集合的有效性测度 通过 故障模拟来估算 测试设计测试设计 限制前两者工作规模 在电路设计阶段进 行可测性电路的设计 Ch 1概述63 样品测试样品测试 产生严格的测试矢量并检查可能导致芯片功 能出错的故障 生成测试生成测试 测试芯片是否能通过功能检查 注重测试与 测试生成的低成本 改善可测性改善可测性 复杂电路分块 使模块易于测试 采用电 路技术 使测试生成容易 改进芯片内部 可控制性和可观察性 增设自检测电路等 西安交通大学微电子学系 CAD技术要求 将分立CAD系统有机整合 1 可以减少数据冗余数据冗余和避免数据矛盾数据矛盾 2 节省存储空间存储空间和文件转换时间文件转换时间 提高数据处理效率数据处理效率 3 使数据的物理记录数据的物理记录独立于应用程序 不会因应用程序 的改变而修改数据 可以进行数据的版本管理版本管理和数据复用数据复用 Ch 1概述64 4 可以进行数据的版本管理版本管理和数据复用数据复用 目标 提高设计效率 减轻设计人员负荷提高设计效率 减轻设计人员负荷 西安交通大学微电子学系 CAD技术要求 续1 Ch 1概述65 软件系统支持 开放 高效 便捷 西安交通大学微电子学系 CAD技术要求 续2 Ch 1概述66 SIF Standard Inteface Format 2012 12 5 12 西安交通大学微电子学系 课程概述 背景概述 VLSI设计研制过程 VLSI各阶段CAD内容 Ch 1概述67 VLSI各阶段CAD内容 IC设计系统 西安交通大学微电子学系 软件系统要求 IC CAD软件配置 数据处理部分 算法部分 I O及其接口 Ch 1概述68 软件内容类别 综合设计工具 模拟验证工具 设计输入 输出 数据及管理工具 专用IC CAD软件 CPLD FPGA 西安交通大学微电子学系 硬件系统要求 Ch 1概述69 CAD硬件系统配置 西安交通大学微电子学系 PC IC CAD软件系统 Ch 1概述70 系统示意 Tanner Research 西安交通大学微电子学系 常用IC设计软件 Ch 1概述71 西安交通大学微电子学系 常用的IC CAD系统 Synopsys工具简介 其中包括 LEDA VCSTM ScrioccoTM Vera Physical Compiler DC Expert DC Ultra DFT Compiler Power Compiler AstroTM TCAD Ms Proteus OPC TCAD Taurus Modeling Environment LEDALEDA是可编程的语法和设计规范检查工具 它能够对 Ch 1概述72 LEDA LEDA是可编程的语法和设计规范检查工具 它能够对 全芯片的VHDL和Verilog描述 或者两者混合描述进行检查 加 速SoC的设计流程 LEDA预先将IEEE可综合规范 可仿真规范 可测性规范和设计服用规范集成 提高设计者分析代码的能力 VCSTMVCS是编译型Verilog模拟器 它完全支持OVI标准的 Verilog HDL语言 PLI和SDF VCS具有目前行业中最高的模拟 性能 其出色的内存管理能力足以支持千万门级的ASIC设计 而 其模拟精度也完全满足深亚微米ASIC Sign Off的要求 2012 12 5 13 西安交通大学微电子学系 常用的IC CAD系统 SciroccoTM Scirocco是迄今为止性能最好的VHDL模拟器 并且是市场上唯 一为SoC验证度身定制的模拟工具 与VCS一样采用了革命性的模拟 技术 即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技 术结合起来 Scirocco的高度优化的VHDL编译器能产生有效减少所 需内存 加快了验证的速度 并能够在一台工作站上模拟千万门级 电路 这一性能对要进行整个系统验证的设计者来说非常重要 Ch 1概述73 Vera Vera验证系统满足了验证的需要 允许高效 智能 高层次的 功能验证 Vera验证系统已被Sun NEC Cisco等公司广泛使用以验 证其实际的产品 从单片ASIC到多片ASIC组成的计算机和网络系统 从定制 半定制电路到高复杂度的微处理器 Vera验证系统的基本 思想是产生灵活的并能自我检查的测试向量 然后将其结合到test bench中以尽可能充分测试所设计的电路 Vera验证系统适用于功能 验证的各个层次 它具有以下特点 与设计环境的紧密集成 启发 式及全随机测试 数据及协议建模 功能代码覆盖率分析 西安交通大学微电子学系 常用的IC CAD系统 Physical Compiler Physical Compiler解决0 18微米以下工艺技术的IC设计环境 是Synopsys物理综合流程的最基本的模块 它将综合 布局 布 线集成于一体 让RTL设计者可以在最短的时间内得到性能最高 的电路 通过集成综合算法 布局算法和布线算法 在RTL到 GDS II的设计流程中 Physical Compiler向设计者提供了可以确保 即使是最复杂的IC设计的性能预估性和时序收敛性 Ch 1概述74 Clocktree Compiler ClockTree Compiler是嵌入于Physical Compiler的工具 它帮 助设计者解决深亚微米IC设计中时钟树的时序问题 它不仅能够 简化设计流程 而且可以极大的提高时钟树的质量 对于插入延 时有5 20 的改进 对时钟偏移有5 10 的改进 西安交通大学微电子学系 常用的IC CAD系统 DC Expert DC得到全球60多个半导体厂商 380多个工艺库的支持 据 最新Dataquest的统计 Synopsys的逻辑综合工具占据91 的市场 份额 DC是十二年来工业界标准的逻辑综合工具 也是Synopsys 最核心的产品 它使IC设计者在最短的时间内最佳的利用硅片完 成设计 它根据设计描述和约束条件并针对特定的工艺库自动综 合出一个优化的门级电路 它可以接受多种输入格式 如硬件描 述语言 原理图和网表等 并产生多种性能报告 在缩短设计时 Ch 1概述75 述语言 原理图和网表等 并产生多种性能报告 在缩短设计时 间的同时提高设计性能 DC Ultra 对于当今所有的IC设计 DC Ultra 是可以利用的最好的综合 平台 它扩展了DC Expert的功能 包括许多高级的综合优化算法 让关键路径的分析和优化在最短的时间内完成 在其中集成的 Module Compiler数据通路综合技术 DC Ultra利用同样的 VHDL Verilog流程 能够创造处又快又小的电路 西安交通大学微电子学系 常用的IC CAD系统 DFT Compiler DFT Compiler提供独创的 一遍测试综合 技术和方案 它和 Design Compiler Physical Compiler系列产品集成在一起的 包含 功能强大的扫描式可测性设计分析 综合和验证技术 DFT Compiler可以使设计者在设计流程的前期 很快而且方便的实现 高质量的测试分析 确保时序要求和测试覆盖率要求同时得到满 足 DFT Compiler同时支持RTL级 门级的扫描测试设计规则的 检查 以及给予约束的扫描链插入和优化 同时进行失效覆盖的 Ch 1概述76 检查 以及给予约束的扫描链插入和优化 同时进行失效覆盖的 分析 Power Compiler Power Compiler 提供简便的功耗优化能力 能够自动将设计 的功耗最小化 提供综合前的功耗预估能力 让设计者可以更好 的规划功耗分布 在短时间内完成低功耗设计 Power Compiler 嵌入Design Compiler Physical Compiler之上 是业界唯一的可以同 时优化时序 功耗和面积的综合工具 西安交通大学微电子学系 常用的IC CAD系统 FPGA Compiler II FPGA Compiler II是一个专用于快速开发高品质FPGA产品的 逻辑综合工具 可以根据设计者的约束条件 针对特定的FPGA 结构 物理结构 在性能与面积方面对设计进行优化 自动地完 成电路的逻辑实现过程 从而大大降低了FPGA设计的复杂度 FPGA Compiler II利用了特殊的结构化算法 结合高层次电路综合 方法 充分利用复杂的FPGA结构将设计输入综合成为满足设计 约束条件 以宏单元或LUT为基本模块的电路 可以多种格式输 Ch 1概述77 约束条件 以宏单元或为基本模块的电路 可以多种格式输 出到用户的编程系统中 FPGA Compiler II为FPGA设计者提供高 层次设计方法 并为IC设计者用FPGA做样片而最后转换到ASIC 提供了有效的实现途径 Prime Power 动态功耗的门级仿真和分析的工具 可精确分析基于门级的 设计的功耗问题 逐渐成为ASIC和对功耗要求较高的结构定制产 品 袖珍计算机和通讯设备 设计者的高级解决方案 西安交通大学微电子学系 常用的IC CAD系统 PrimeTime PrimeTime 是针对复杂 百万门芯片进行全芯片 门级 静态时序分析的工具 PrimeTime可以集成于逻辑综合和物理综合 的流程 让设计者分析并解决复杂的时序问题 并提高时序收敛 的速度 PrimeTime是众多半导体厂商认可的 业界标准的静态时 序分析工具 Formality Ch 1概述78 Formality Formality是高性能 高速度的全芯片的形式验证 等效性检 查工具 它比较设计寄存器传输级对门级或门级对门级来保证它 没有偏离原始的设计意图 在一个典型的流程中 用户使用形式 验证比较寄存器传输级源码与综合后门级网表的功能等效性 这 个验证用于整个设计周期 在扫描链插入 时钟树综合 优化 人工网表编辑等等之后 以便在流程的每阶段都能在门级维持完 整的功能等效 在整个设计周期中就不再需要耗时的门级仿真 Formality和PrimeTime静态验证方法结合 工程师可以在一天内运 行多次验证 而不是一天或一周只完成一次动态仿真验证 2012 12 5 14 西安交通大学微电子学系 常用的IC CAD系统 Saber Saber是Synopsys公司开发并于1987年推出的模拟及混合信号 仿真软件 被誉为全球最先进的系统仿真软件 也是唯一的多技 术 多领域的系统仿真产品 与传统仿真软件不同 Saber在结构 上采用硬件描述语言 MAST 和单内核混合仿真方案 并对仿 真算法进行了改进 使Saber仿真速度更快 更加有效 应用也越 来越广泛 应用工程师在进行系统设计时 建立最精确 最完善 的系统仿真模型是至关重要的 Ch 1概述79 的系统仿真模型是至关重要的 Saber可同时对模拟信号 事件驱动模拟信号 数字信号以及 模数混合信号设备进行仿真 利用Synopsys公司开发的Calaversas 算法 Saber可以确保同时进行的两个仿真进程都能获得最大效率 而且可以实现两个进程之间的信息交换 并在模拟和数字仿真 分析之间实现了无缝联接 Saber适用领域广泛 包括电子学 电 力电子学 电机工程 机械工程 电光学 光学 水利 控制系 统以及数据采样系统等等 只要仿真对象能够用数学表达式进行 描述 Saber就能对其进行系统级仿真 西安交通大学微电子学系 常用的IC CAD系统 JupiterXTTM 芯片设计者在层次化物理设计环境中完成从门级网表到布局 布线收敛的重要工具 可以帮助您将Timing Area和Power与您的 设计进行匹配 JupiterXT通过下面的方法来管理和优化设计 1 物理版图的层次化管理 2 精确的面积 寄生参数和时序估计 3 层次化布局布线流程中 精确的子模块时序加载 AstroTM Ch 1概述80 AstroTM Astro是Synopsys为超深亚微米IC设计进行设计优化 布局 布线的设计环境 Astro可以满足5千万门 时钟频率GHz 在0 10 及以下工艺线生产的SoC设计的工程和技术需求 Astro高性能的 优化和布局布线能力主要归功于Synopsys在其中集成的两项最新 技术 PhySiSys和Milkyway DUO结构 Design VisionTM Synopsys综合环境的图形界面 在通用技术层和门级进行设计浏 览和分析的分析工具 西安交通大学微电子学系 常用的IC C