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文档简介

基于FPGA的图像数据处理FIFO核设计 指导老师 汇报人 2020 3 20 1 课题研究的主要内容 顶层电路 软件实现 时序仿真 2 总结 2020 3 20 2 3 课题研究的主要内容 本次设计使用EP2C5T144C8N核心板最小系统设计一个RAM深度为128bit 数据宽度为8bit的异步FIFO电路 其外部接口如图1所示 接口说明如表1所示 复位后 通过读写使能控制读写操作 当写时钟脉冲上升沿到来时 判断写信号是否有效 有效则写入一个八位数据到RAM中 当读时钟脉冲上升沿到来时 判断读信号是否有效 有效则从RAM中把一个八位数据读取出来 当RAM中数据写满时产生一个写满标志 不能再往RAM写入数据 当RAM中数据读空时产生一个读空标志 不能再从RAM读出数据 表1异步FIFO外部接口说明 图1异步FIFO外部接口 2020 3 20 3 4 软件实现 为了降低亚稳态发生的概率 本课题将读 写地址转化为格雷码进行计数 由于格雷码是一种错误最小化编码方式 它在任意相邻的两个数间转换时只有一个数位发生变化 其发生亚稳态的可能性远低于自然二进制码 大大增加了电路的可靠性 另外 为了准确的判断存储器的空满状态 本课题使用5bit的格雷码计数器 程序编译成功后生成的格雷码计数器模块如图3 本次设计使用D触发器二级同步将异步信号同步化 编译出来的同步模块如图4所示 虽然为了降低亚稳态发生概率而使用格雷码对读 写地址进行转换 但在双端口RAM进行存储和空满产生模块进行读写地址比较时仍使用自然二进制码 所以在异步地址信号同步后 仍需将格雷码地址转换回自然二进制码 模块如图5所示 图 格雷码计数器模块 图4同步模块 图5格雷码 自然码转换模块 2020 3 20 4 2020 3 20 5 5 软件实现 图 空满标志产生模块顶层电路图 空满标志产生的基本原则是无论在什么情况下 都不会出现存储器对同一存储地址同时进行读写操作的情况 也就是存储器写满后不产生溢出 读空后不进行多读 空满标志产生模块的顶层电路如图6所示 编译出来的模块如图7所示 图7空满标志产生模块 2020 3 20 6 6 顶层电路 本课题设计的异步FIFO的存储器是一个存储深度为128bit 数据宽度为8bit的双端口RAM 其外部接口详细如图8所示 此次设计所完成的异步FIFO顶层电路如图9所示 图8双端口RAM外部接口 图9异步FIFO顶层电路 2020 3 20 7 时序仿真 对于异步FIFO电路整体功能的时序仿真测试波形如图10和11所示 其中图10中输入的读时钟频率是写时钟频率的2倍 图11中输入的写时钟频率是读时钟频率的2倍 图10异步FIFO系统时序仿真测试1 图11异步FIFO系统时序仿真测试2 2020 3 2
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