百秒内任意设置倒计时秒表-Verilog编程-basys2开发板

DDPP 课程设计 0 99 秒可设置倒计时器的简单设计与实现 本设计基于 Xilinx ISE Design Suite 13 2 软件开发平台和其综合工具进行 0 99 秒可设 置倒计时器数字电路的功能设计 在 FPGA BSSYS2 开发板上来完成设计的测试和实现 I 总体 RTL SCHEMATIC 端口说明 CLK IN 为 50MHZ 时钟输入 PAUSE 计时暂停 RESET 计时重置 S1 S0 为重置时设置的倒计时的高位和次高位的 起始值 QA OUT 连接到数码管阳极 QC OUT 连接到八段数码管 含小数点 阴极 图 1 RTL SCHEMATIC 整体图 图 2 RTL SCHEMATIC 细节图 II 源程序 1 主模块顶层程序 top v module top CLK IN RESET PAUSE S1 S0 QC OUT QA OUT input CLK IN RESET PAUSE input 3 0 S1 S0 output 7 0 QC OUT output 3 0 QA OUT wire CLK OUT wire CLK2 OUT wire 3 0 Q1 Q2 Q3 Q4 wire 7 0 Q1 OUT Q2 OUT Q3 OUT Q4 OUT frediv f1 CLK OUT CLK2 OUT CLK IN source counter 1 c1 Q1 Q2 Q3 Q4 CLK OUT RESET PAUSE S1 S0 display d1 Q1 OUT Q1 display2 d2 Q2 OUT Q2 display d3 Q3 OUT Q3 display d4 Q4 OUT Q4 coordination o1 QC OUT QA OUT Q1 OUT Q2 OUT Q3 OUT Q4 OUT CLK2 OUT endmodule 2 分模块具体程序 1 分频模块 frediv v module frediv CLK OUT CLK2 OUT CLK IN output CLK OUT CLK2 OUT input CLK IN 50MHZ 输入 reg 18 0 cn 19 位计数器 wire CLK OUT wire CLK2 OUT initial begin cn 0 end always posedge CLK IN begin if cn 499999 begin cn 0 end else cn cn 19 d1 end assign CLK OUT cn 18 输出 100HZ 作为四位数码管赋值模块时钟输入 assign CLK2 OUT cn 15 输出 800HZ 作为数码管扫描频率 endmodule 2 对四位数码管赋值模块 source counter 1 v module source counter 1 Q1 Q2 Q3 Q4 CLK RESET PAUSE S1 S0 input CLK RESET PAUSE input 3 0 S1 S0 output 3 0 Q1 Q2 Q3 Q4 reg 3 0 Q1 Q2 Q3 Q4 reg 3 0 N M always posedge CLK begin case S1 4 d0 N 4 d0 4 d1 N 4 d1 4 d2 N 4 d2 4 d3 N 4 d3 4 d4 N 4 d4 4 d5 N 4 d5 4 d6 N 4 d6 4 d7 N 4 d7 4 d8 N 4 d8 4 d9 N 4 d9 default N 4 d9 endcase case S0 4 d0 M 4 d0 4 d1 M 4 d1 4 d2 M 4 d2 4 d3 M 4 d3 4 d4 M 4 d4 4 d5 M 4 d5 4 d6 M 4 d6 4 d7 M 4 d7 4 d8 M 4 d8 4 d9 M 4 d9 default M 4 d9 endcase 高位和次高位的起始值预置 if RESET 1 begin Q1 N Q2 M Q3 4 d0 Q4 4 d0 end RESET 重置 else if PAUSE 1 begin Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4 end PAUSE 暂停 else if Q4 0 begin Q4 4 d9 if Q3 0 begin Q3 4 d9 if Q2 0 begin Q2 4 d9 if Q1 0 begin Q1 N Q2 M Q3 4 d0 Q4 4 d0 end else Q1 Q1 4 d1 end else Q2 Q2 4 d1 end else Q3 Q3 4 d1 end else Q4 Q4 4 d1 对四位数码管依次赋值 类似于递减 1 的计数 器 end Endmodule 3 译码显示模块 3 1 display v module display Q OUT Q input 3 0 Q output 7 0 Q OUT reg 7 0 Q OUT always Q begin case Q 4 d0 Q OUT 8 b11000000 共阳极数码管 4 d1 Q OUT 8 b11111001 4 d2 Q OUT 8 b10100100 4 d3 Q OUT 8 b10110000 4 d4 Q OUT 8 b10011001 4 d5 Q OUT 8 b10010010 4 d6 Q OUT 8 b10000010 4 d7 Q OUT 8 b11111000 4 d8 Q OUT 8 b10000000 4 d9 Q OUT 8 b10010000 default Q OUT 8 b11111111 数码管的小数点 DP 段码不点亮 endcase end Endmodule 3 2 display2 v module display2 Q OUT Q input 3 0 Q output 7 0 Q OUT reg 7 0 Q OUT always Q begin case Q 4 d0 Q OUT 8 b01000000 4 d1 Q OUT 8 b01111001 4 d2 Q OUT 8 b00100100 4 d3 Q OUT 8 b00110000 4 d4 Q OUT 8 b00011001 4 d5 Q OUT 8 b00010010 4 d6 Q OUT 8 b00000010 4 d7 Q OUT 8 b01111000 4 d8 Q OUT 8 b00000000 4 d9 Q OUT 8 b00010000 default Q OUT 8 b01111111 数码管的小数点 DP 段码点亮 endcase end 其中 3 1 和 3 2 的区别在于数码管的小数点 DP 段码的点亮与否 在 top 模块的调用 时保证其整体上显示为 Q1Q2 Q3Q4 形式 即只有 Q2 通过 display2 来译码 其他三个通过 Display 来译码 4 数码管动态扫描显示模块 coordination v 此处 coordination 意思是把动态扫描显示时数码管阳 阴极协调起来 module coordination QC OUT QA OUT Q1 Q2 Q3 Q4 CLK input 7 0 Q1 Q2 Q3 Q4 input CLK output 7 0 QC OUT output 3 0 QA OUT reg 1 0 cn reg 7 0 QC OUT reg 3 0 QA OUT initial begin cn 2 d0 end always posedge CLK begin if cn 2 d3 cn 2 d0 else cn cn 2 d1 case cn 2 d0 begin QC OUT Q1 QA OUT 4 b1110 end 数码管阳极端为三极管输入 低态有效 2 d1 begin QC OUT Q2 QA OUT 4 b1101 end 2 d2 begin QC OUT Q3 QA OUT 4 b1011 end 2 d3 begin QC OUT Q4 QA OUT 4 b0111 end default begin QC OUT 7 b1111111 QA OUT 4 b1111 end endcase end 通过 case 语句将数码管阳 阴极协调起来 保证在某一 时 间点 4 个数码管中只有一个能有效显示 Endmodule III 用户约束文件 top ucf NET CLK IN LOC B8 NET PAUSE LOC G12 NET QA OUT 0 LOC K14 NET QA OUT 1 LOC M13 NET QA OUT 2 LOC J12 NET QA OUT 3 LOC F12 NET QC OUT 0 LOC L14 NET QC OUT 1 LOC H12 NET QC OUT 2 LOC N14 NET QC OUT 3 LOC N11 NET QC OUT 4 LOC P12 NET QC OUT 5 LOC L13 NET QC OUT 6 LOC M12 NET RESET LOC A7 NET CLK IN IOSTANDARD LVCMOS33 NET PAUSE IOSTANDARD LVCMOS33 NET QA OUT 0 IOSTANDARD LVCMOS33 NET QA OUT 1 IOSTANDARD LVCMOS33 NET QA OUT 2 IOSTANDARD LVCMOS33 NET QA OUT 3 IOSTANDARD LVCMOS33 NET QC OUT 0 IOSTANDARD LVCMOS33 NET QC OUT 1 IOSTANDARD LVCMOS33 NET QC OUT 2 IOSTANDARD LVCMOS33 NET QC OUT 3 IOSTANDARD LVCMOS33 NET QC OUT 4 IOSTANDARD LVCMOS33 NET QC OUT 5 IOSTANDARD LVCMOS33 NET QC OUT 6 IOSTANDARD LVCMOS33 NET RESET IOSTANDARD LVCMOS33 NET S0 0 LOC P11 NET S0 1 LOC L3 NET S0 2 LOC K3 NET S0 3 LOC B4 NET S1 0 LOC G3 NET S1 1 LOC F3 NET S1 2 LOC E2 NET S1 3 LOC N3 NET S0 0 IOSTANDARD LVCMOS33 NET S0 1 IOSTANDARD LVCMOS33 NET S0 2 IOSTANDARD LVCMOS33 NET S0 3 IOSTANDARD LVCMOS33 NET S1 0 IOSTANDARD LVCMOS33 NET S1 1 IOSTANDARD LVCMOS33 NET S1 2 IOSTANDARD LVCMOS33 NET S1 3 IOSTANDARD LVCMOS33 PlanAhead Generated physical constraints NET QC OUT 7 LOC N13 PlanAhead Generated IO constraints NET QC OUT 7 IOSTANDARD LVCMOS33 IV 程序仿真 测试文件 test top v module test top reg CLK IN reg RESET reg PAUSE reg 3 0 S1 reg 3 0 S0 wire 7 0 QC OUT wire 3 0 QA OUT top uut CLK IN CLK IN RESET RESET PAUSE PAUSE S1 S1 S0 S0 QC OUT QC OUT QA OUT QA