《数字系统设计基础》PPT课件

第9章数字系统设计基础,9.1数字系统概述9.2十字路口交通灯控制系统设计9.38位模型计算机设计,9.1数字系统概述,9.1.1数字系统的基本概念采用数字电子技术实现数字信息处理、传输、控制的数字逻辑单元集合称为数字系统。数字系统一般由数据子系统和控制子系统构成。,图9-1数字系统的结构,数据子系统（也称数据处理器）由寄存器和组合电路构成，寄存器用于暂存信息，组合电路实现对数据的加工和处理。在一个操作步骤中，控制子系统发出命令信号给数据子系统，数据子系统完成命令信号所规定的操作。在下一个操作步骤中，控制子系统发出另外一组命令信号，命令数据子系统完成相应的操作。通过多步操作（也称操作序列），数字系统完成一个操作任务，控制子系统接收数据子系统的状态信息及外部输入来选择下一个操作步骤。,控制子系统（也称控制器）决定数据子系统的操作和操作序列。控制子系统决定操作步骤，它根据外部输入控制信号和数据子系统的状态信号来确定下一个操作步骤。控制子系统控制数字系统的整个操作进程。,控制器是数字系统的核心，有无控制器是区分数字系统和逻辑功能部件的重要标志。凡是有控制器、且能按照一定时序进行操作的，不论规模大小，均称为数字系统。凡是没有控制器，不能按照一定时序操作，不论规模有多大，均不能作为一个独立的数字系统，只能作为一个完成某一特定任务的逻辑功能部件；例如，加法器、译码器、寄存器、存储器等。,9.1.2数字系统设计的一般过程,数字系统与逻辑功能部件的设计方法是不同的。逻辑功能部件采用“自底向上”的设计方法，先按照任务要求建立真值表或状态表，给出逻辑功能描述，再进行逻辑函数化简，最后完成逻辑电路设计。数字系统则采用“自顶向下”的设计方法，这里的“顶”是指系统的功能，“向下”是指将系统功能由大到小进行分解，直至可以用基本逻辑功能部件来实现。,“自顶向下”的设计方法,图9-2自顶向下的设计方法,1.明确系统功能,明确系统功能是对要设计的系统的任务、要求、原理以及使用环境等进行充分调研，进而明确设计目标、确定系统功能。,2.确定总体方案,数字系统总体方案将直接影响整个数字系统的质量与性能，总体方案需要综合考虑以下几个因素：系统功能要求、系统使用要求和系统性能价格比，考虑不同的侧重点，可以得出不同的设计方案。同一功能的系统可以有多种工作原理和实现方法。应根据实际问题以及工作经验对各个方案进行比较，从中选出最优方案。,3.确定系统结构,系统方案确定以后，再从结构上对系统进行逻辑划分，确定系统的结构框图。具体方法是：根据数据子系统和控制子系统各自功能特点，把系统从逻辑上划分为数据子系统和控制子系统两部分。逻辑划分的依据是，怎样更有利于实现系统的工作原理，就怎样进行逻辑划分。逻辑划分以后，就可以画出系统的粗略结构框图。,对数据子系统进行进一步结构分解，将其分解为多个功能模块，在将各个功能模块分解为更小的模块，直至可用逻辑功能模块如寄存器、计数器、加法器、比较器等实现为止。最后画出由基本功能模块组成的数据子系统结构框图，数据子系统中所需的各种控制信号将由控制子系统产生。,4.控制算法设计,控制算法是建立在给定的数据子系统的基础上的，它直接地反映了数字系统中控制子系统对数据子系统的控制关系和控制过程。控制算法设计的目的是为了获得控制操作序列和操作信号，为设计控制子系统提供基础。,5.系统仿真实现,上述步骤完成之后，可以得到一个抽象的数字系统。经过细分后，数据子系统是逻辑功能部件的逻辑符号的集合，这些逻辑功能部件功能可以运用逻辑电路的设计方法进行设计。控制子系统经过控制算法设计后得到了控制操作序列和操作信号。数字系统中的控制子系统设计的状态信号、外部输入信号、控制信号比较多，因此，控制子系统的具体电路设计是数字系统设计的重点之一。在完成两个子系统设计后，可以用EDA（ElectronicDesignAutomation）软件对所设计的系统进行仿真，验证数字系统设计的正确性。,6.电路实现,通过EDA软件仿真，如果设计的数字系统满足总体要求，就可以用芯片实现数字系统。实现数字系统应“自底向上”进行。首先实现各个逻辑功能电路，调试正确后，再将它们互连成子系统，最后进行数字系统总体调试。,9.2十字路口交通灯控制系统设计,9.2.1系统功能与使用要求十字路口交通灯控制系统要完成对十字路口交通信号灯的控制，系统功能与使用要求如下：十字路口由一条东西方向的主干道和南北方向的支干道构成。主干道和支干道均有红、绿、黄三种信号灯。通常保持主干道绿灯、支干道红灯。只有当支干道有车时，才转为主干道红灯，支干道绿灯。,绿灯转红灯过程中，先由绿灯转为黄灯，5秒钟后再由黄灯转为红灯；同时对方才由红灯转为绿灯。当两个方向同时有车时，红、绿灯应每隔30秒变换一次，应扣除绿灯转红灯过程中有5秒黄灯过渡，绿灯实际只亮25秒。若仅一个方向有车时，处理方法是：该方向原来为红灯时，另一个方向立即由绿灯变为黄灯，5秒钟后再由黄灯变为红灯，同时本方向由红灯变为绿灯。该方向原为绿灯时，继续保持绿灯。当另一方向有车来时，作两个方向均有车处理。,9.2.2总体方案设计,根据交通灯控制系统的功能，确定采用如下方案：（1）在东西南北四个方向各装1个车辆传感器，有车用1表示，无车用0表示。主干道（A道）的东西分别为AX1和AX2，只要AX1或AX2中有一个为1，就说明A道有车，令AX=AX1+AX2。支干道（B道）的南北分别为BX1和BX2，只要BX1或BX2中有一个为1，就说明B道有车，令BX=BX1+BX2。,（2）设黄灯5秒时间到时T5=1，时间未到时T5=0；设绿灯25秒时间到时，T25=1，时间未到时T25=0。（3）设主干道由绿灯转为黄灯的条件为AK，当AK=0时绿灯继续，当AK=1时立即由绿灯转为黄灯。设支干道由绿灯转为黄灯的条件为BK，当BK=0时绿灯继续，当BK=1时立即由绿灯转为黄灯。AK、BK与T25、AX、BX有关。,（4）设主干道的东侧绿灯、黄灯、红灯分别为AG1、AY1、AR1，主干道的西侧绿灯、黄灯、红灯分别为AG2、AY2、AR2。AG1、AG2，AY1、AY2，AR1、AR2分别并联，即它们同时点亮或熄灭，分别用AG、AY、AR表示。设支干道的南侧绿灯、黄灯、红灯分别为BG1、BY1、BR1，支干道的北侧绿灯、黄灯、红灯分别为BG2、BY2、BR2。BG1、BG2，BY1、BY2，BR1、BR2分别并联，即它们同时点亮或熄灭，分别用BG、BY、BR表示。用0表示灭、1表示亮，则两个方向的交通灯有四种输出状态，如表9-1所示。,表9-1交通灯输出状态,图9-3车辆传感器及交通灯示意图,十字路口交通灯控制系统结构图,图9-4十字路口交通灯控制系统结构图,9.2.3基于逻辑部件的系统设计与实现,1数据子系统的设计与实现交通灯控制系统的数据子系统只有25秒定时器和5秒定时器。假设基准时钟周期CP为1秒，则需要设计一个25进制计数器和一个5进制计数器，且每个计数器应具有计数器使能控制端和计时时间到信号输出端。在本例中计数器采用可异步清零、同步置位的4位十进制加法计数器74LS160构成，5进制计数器的逻辑电路如图9-5所示，25进制计数器的逻辑电路如图9-6所示。,图9-55进制计数器的逻辑电路,图9-625进制计数器的逻辑电路,2.控制子系统的设计与实现,根据前面的分析，可以得出交通灯控制系统的操作序列，其状态转换图如图9-7所示。,图9-7控制系统的状态转换图,设控制子系统的初始状态为S0，此时主干道A道为绿灯，支干道B道为红灯。要想脱离该状态转入A道黄灯，B道红灯的S1状态，必须同时满足如下条件：B道有车（BX=1）；A道无车（AX=0），或者25秒定时时间到（T25=1）。也就是，AK=BX（AX+T25）同样，在S2状态，此时主干道A道为红灯，支干道B道为绿灯。要想脱离该状态转入B道黄灯，A道红灯的S3状态，只需满足如下一种条件：B道无车（BX=0）；A道有车（AX=1），且25秒定时时间到（T25=1）。也就是，BK=BX+AXT25,表9-2交通灯控制器状态转换表,十字路口交通灯控制子系统逻辑电路,图9-8十字路口交通灯控制子系统逻辑电路,3.系统硬件电路集成与功能测试,将控制子系统模块电路和2个定时器模块电路进行连接，得到实现交通灯控制的逻辑电路。该电路有二个数据信号输入AX、BX，一个时钟信号输入CP，一个复位信号RESET（低电平有效），六个输出信号AR、AY、AG、BR、BY、BG。最后，验证系统设计的正确性。,9.2.4基于VHDL的系统设计与实现,1.基于FPGA的十字路口交通灯控制系统实现方法一（1）顶层设计顶层设计采用自顶向下的设计方法，利用QuartusII的原理图输入法进行顶层设计的输入，系统顶层原理图如图9-9所示。,图9-9十字路口交通灯控制系统的顶层设计原理图,（2）功能子模块设计,十字路口交通灯控制系统由计数器（在本例中定义为分频）模块和控制（在本例中定义为状态机）模块组成，整个系统采用模块化设计，在Altera公司的QuartusII软件平台下，使用VHDL语言对各个功能模块进行编程，然后在顶层文件中调用各个模块的元件（例如：fre.FSM），从而实现一个完整的十字路口交通灯控制系统。,（1）分频模块fre的VHDL源程序（fre.vhd）,说明：此模块用于产生1Hz的系统时钟频率。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYfreISPORT(clk_in:INSTD_LOGIC;-晶振时钟源输入（50MHz）clk_out:OUTSTD_LOGIC-1Hz频率输出);ENDfre;,ARCHITECTUREfre_architectureOFfreISBEGINPROCESS(clk_in)VARIABLEcount:INTEGERRANGE0TO50000000;-计数器BEGINIF(count=50000000)THENclk_out=1;count:=0;ELSIF(clk_inEVENTANDclk_in=1)THENcount:=count+1;clk_out=0;ENDIF;ENDPROCESS;ENDfre_architecture;,（2）控制器FSM的VHDL源程序,说明：此模块为交通灯的控制器，负责交通灯的时序控制。-命名规则:(A道)(B道),即AG表示A道为绿灯,BR表示B道为红灯.LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYFSMISPORT(AX:INSTD_LOGIC;-主干道（A道）车辆传感器，指示A道有无车辆BX:INSTD_LOGIC;-支干道（B道）车辆传感器，指示B道有无车辆RESET:INSTD_LOGIC;-系统复位CLK:INSTD_LOGIC;-系统时钟频率信号AG:OUTSTD_LOGIC;-A道绿灯AY:OUTSTD_LOGIC;-A道黄灯AR:OUTSTD_LOGIC;-A道红灯BG:OUTSTD_LOGIC;-B道绿灯BY:OUTSTD_LOGIC;-B道黄灯BR:OUTSTD_LOGIC;-B道红灯FRE_OUT:OUTSTD_LOGIC-系统时钟输出，用于调试);ENDFSM;,ARCHITECTUREFSM_architectureOFFSMISCONSTANTtimeMAX:INTEGER:=30;-交通灯变换间隔最大时间CONSTANTtimeGR:INTEGER:=25;-A道绿灯、B道红灯的时间CONSTANTtimeYR:INTEGER:=5;-A道黄灯、B道红灯的时间CONSTANTtimeRG:INTEGER:=25;-A道红灯、B道绿灯的时间CONSTANTtimeRY:INTEGER:=5;-A道红灯、B道黄灯的时间TYPEstateIS(GR,YR,RG,RY);-交通灯状态组合SIGNALpr_state,nx_state:state;SIGNALtime:INTEGERRANGE0TOtimeMAX;SIGNALFRE_OUT_TEMP:STD_LOGIC;,BEGINFRE_OUT=FRE_OUT_TEMP;PROCESS(AX,BX,CLK,RESET)-定时进程VARIABLEcount:INTEGERRANGE0TOtimeMAX;-计数器VARIABLEtimeREADY:STD_LOGIC;-时间标志VARIABLEAKorBKorT5:STD_LOGIC;-状态转换标志BEGINIF(RESET=0)THEN-复位pr_state=GR;count:=0;-初始状态ELSIF(CLKEVENTANDCLK=1)THENFRE_OUT_TEMP=NOTFRE_OUT_TEMP;count:=count+1;,IF(count=time)THENtimeREADY:=1;count:=0;ELSEtimeREADY:=0;ENDIF;IF(pr_state=GR)THENAKorBKorT5:=BXAND(NOTAXORtimeREADY);ELSIF(pr_state=YR)THENAKorBKorT5:=timeREADY;ELSIF(pr_state=RG)THENAKorBKorT5:=(NOTBX)OR(AXANDtimeREADY);ELSIF(pr_state=RY)THENAKorBKorT5:=timeREADY;ENDIF;,IF(AKorBKorT5=1)THENpr_stateAGAG=0;AY=1;AR=0;BG=0;BY=0;BR=1;nx_state=RG;timeAGAG=0;AY=0;AR=1;BG=0;BY=1;BR=0;nx_stateABUS,IMAR=0T1:DBUS-DR,IDR=1T2:(PC)+1-PC,IPC=1(DR)-IR,IIR=0,LD=1T3:(PC)-MAR-ABUS,IMAR=0T4:DBUS-DR,IDR=1T5:(PC)+1-PC,IPC=1T6:dbus-A,IA=0T7:空,第二条指令ADDA，7；把A中6与立即数7相加，结果13送入累加器A。T0:(PC)-MAR-ABUS,IMAR=0T1:DBUS-DR,IDR=1T2:(PC)+1-PC,IPC=1(DR)-IR,IIR=0,ADD=1T3:(PC)-MAR-ABUS,IMAR=0T4:DBUS-DR,IDR=1T5:(PC)+1-PC,IPC=1A+7-SR,ISUM=0T6:SR-dbus,ESUM=0dbus-A,IA=0,EDR=1T7:A-dbus,EA=0,第三条指令HALT；运算完毕，停机。T0:(PC)-MAR-ABUS,IMAR=0T1:DBUS-DR,IDR=1T2:(PC)+1-PC,IPC=1(DR)-IR,IIR=0,HALT=1,3.确定微操作控制信号,根据指令执行流程的分析，本模型计算机需要9个微操作控制信号，具体是：IPC、IMAR、IDR、EDR、IA、EA、ISUM、ESUM、IIR。,4.VHDL源程序设计,ALU模块的VHDL源程序说明：此模块用于实现加法运算。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYALUISPORT(AC,DR:INSTD_LOGIC_VECTOR(7DOWNTO0);-累加器AC，数据寄存器DRISUM:STD_LOGIC;-ALU的加法运算控制信号ISUMESUM:STD_LOGIC;-ALU的输出控制信号ESUMALU_OUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0)-运算结果);ENDALU;,ARCHITECTUREAOFALUISSIGNALALU_TEMP:STD_LOGIC_VECTOR(7DOWNTO0);BEGINALU_TEMP=AC+DRWHENISUM=0;ALU_OUT=ALU_TEMP;ENDA;,累加器模块的VHDL源程序,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYACCISPORT(DATA_IN:INSTD_LOGIC_VECTOR(7DOWNTO0);-数据输入IA:INSTD_LOGIC;-累加器A的输入命令信号IAEA:INSTD_LOGIC;-累加器A的输出控制信号EACLK:INSTD_LOGIC;-时钟频率输入DATA_OUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0)-累加器数据输出);ENDACC;,ARCHITECTUREAOFACCISSIGNALREGQ:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(CLK,IA,EA)BEGINIF(CLKEVENTANDCLK=1)THENIF(IA=0)THENREGQ=DATA_IN;ENDIF;ENDIF;ENDPROCESS;DATA_OUT=REGQWHENEA=0ELSE“ZZZZZZZZ”;ENDA;,控制器模块的VHDL源程序,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCTRLISPORT(LD,ADD,HALT:INSTD_LOGIC;-来自指令译码器的三条指令CLK:INSTD_LOGIC;-系统时钟频率T0,T1,T2,T3,T4,T5,T6,T7:INSTD_LOGIC;-节拍脉冲IPC,IMAR,IDR,EDR,IA,EA,ISUM,ESUM,IIR:OUTSTD_LOGIC-控制信号输出);ENDENTITY;,ARCHITECTUREAOFCTRLISBEGINPROCESS(LD,ADD,HALT)BEGINIF(HALT=1)THENIPC=0;ESUM=0;ELSEIMAR=NOT(T0OR(T3ANDLD)OR(T3ANDADD);IIR=NOTT2;IA=NOT(T6ANDLD)OR(T6ANDADD);,IDR=T1OR(T4ANDLD)OR(T4ANDADD);IPC=T2OR(T5ANDLD)OR(T5ANDADD);ISUM=NOT(T5ANDADD);ESUM=NOT(T6ANDADD);EA=NOT(T7ANDADD);EDR=(T6ANDADD)OR(T7ANDADD);ENDIF;ENDPROCESS;ENDA;,节拍发生器的VHDL源程序,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOUNTERISPORT(CLK,CLR:INSTD_LOGIC;-系统时钟频率和清零控制T0,T1,T2,T3,T4,T5,T6,T7:OUTSTD_LOGIC-节拍脉冲输出);ENDCOUNTER;,ARCHITECTUREAOFCOUNTERISSIGNALTEMP:STD_LOGIC_VECTOR(7DOWNTO0);BEGINT0=TEMP(0);T1=TEMP(1);T2=TEMP(2);T3=TEMP(3);T4=TEMP(4);T5=TEMP(5);T6=TEMP(6);T7=TEMP(7);,PROCESS(CLK,CLR)BEGINIF(CLR=0)THENTEMP(0)=1;TEMP(1)=0;TEMP(2)=0;TEMP(3)=0;TEMP(4)=0;TEMP(5)=0;TEMP(6)=0;TEMP(7)=0;,ELSIF(CLKEVENTANDCLK=1)THENTEMP(0)=TEMP(7);TEMP(1)=TEMP(0);TEMP(2)=TEMP(1);TEMP(3)=TEMP(2);TEMP(4)=TEMP(3);TEMP(5)=TEMP(4);TEMP(6)=TEMP(5);TEMP(7)=TEMP(6);ENDIF;ENDPROCESS;ENDA;,指令寄存器模块IR和指令译码器的VHDL源程序,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYIRISPORT(DATA_IN:INSTD_LOGIC_VECTOR(7DOWNTO0);-数据输入IIR:INSTD_LOGIC;-指令寄存器IR的寄存命令信号CLK:INSTD_LOGIC;-系统时钟频率LD,ADD,HALT:OUTSTD_LOGIC-译码输出的三条指令信号);ENDIR;,ARCHITECTUREAOFIRISSIGNALREGQ:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(CLK,IIR)-指令寄存器IR进程BEGINIF(CLKEVENTANDCLK=1)THENIF(IIR=0)THENREGQLDLDLDNULL;ENDCASE;ENDPROCESS;ENDA;,时钟产生器的VHDL源程序,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCLK_SOURCEISPORT(CLK_50M:INSTD_LOGIC;-50M时钟源输入CLK:OUTSTD_LOGIC-系统时钟频率输出);ENDENTITY;,ARCHITECTUREAOFCLK_SOURCEISSIGNALCLK_TEMP:STD_LOGIC;BEGINCLK=CLK_TEMP;PROCESS(CLK_50M,CLK_TEMP)VARIABLECOUNTER:INTEGERRANGE0TO25000000;BEGINIF(COUNTER=25000000)THENCOUNTER:=0;CLK_TEMP=NOTCLK_TEMP;ELSIF(CLK_50MEVENTANDCLK_50M=1)THENCOUNTER:=COUNTER+1;ENDIF;ENDPROCESS;ENDA;,程序计数器模块的VHDL源程序,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYPCISPORT(IPC,CLK,CLR:INSTD_LOGIC;-计数控制信号、时钟频率和清零标志PCOUT:OUTSTD_LOGIC_VECTOR(2DOWNTO0)-指令地址输出);ENDPC;,ARCHITECTUREAOFPCISSIGNALQOUT:STD_LOGIC_VECTOR(2DOWNTO0);BEGINPROCESS(CLK,CLR,IPC)BEGINIF(CLR=0)THENQOUT=000;ELSIF(CLKEVENTANDCLK=1)THENIF(IPC=1)THENQOUT=QOUT+1;-PC+1ENDIF;ENDIF;ENDPROCESS;PCOUT=QOUT;ENDA;,地址寄存器MAR的VHDL源程序,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMARISPORT(ADDR_IN:INSTD_LOGIC_VECTOR(2DOWNTO0);-地址输入IMAR:INSTD_LOGIC;-寄存命令信号CLK:INSTD_LOGIC;-时钟频率ADDR_OUT:OUTSTD_LOGIC_VECTOR(2DOWNTO0)-地址输出);ENDMAR;,ARCHITECTUREAOFMARISBEGINPROCESS(CLK,IMAR)BEGINIF(CLKEVENTANDCLK=1)THENIF(IMAR=0)THENADDR_OUT=ADDR_IN;ENDIF;ENDIF;ENDPROCESS;ENDA;,存储器的VHDL源程序,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYRAMISPORT(WR,CS:INSTD_LOG