uestc微处理器体系结构嵌入式系统设计第5章+存储器系统.ppt

微处理机系统结构与嵌入式系统设计，第五章存储器系统、 5.1存储器件的分类5.2半导体存储器芯片5.3存储器系统的分层结构存储器系统的分层管理地址映射技术现代计算机的多级存储器系统5.4主存储器设计技术存储器芯片选定存储器芯片的组织形式地址解码技术实现存储器接口设计、芯片选择信号决定二级解码的全解码、部分解码、线性解码固定、可变、存储介质(存储原理)、读写策略(存取方式)、容量扩展、基本结构(RAM、ROM )、性能指标、并行、多端口、联想(改善主存储的存取速度和吞吐量)、2020/5/22，2， 2、2/54、第5章课题、作业： 1017思考：19、2020/5/22、3/54、第5章结束、不同的记忆原理、静态SRAM、动态DRAM、存取速度快，但集成度低，一般用于大型计算机或高速微机的Cache，速度快，集成度高如果要求速度且容量小(Cache )，则在集成密度高但访问速度低，通常需要大容量的情况(主存储器)下使用。 2020/5/22，5，5，/54，存储器的分类和特征，磁带存储，闪存芯片，fdd8k*8的芯片数量N=(64K*8)/(8K*8)=8*1； 16K*4的码片数N=(64K*8)/(16K*4)=4*2码片，显然，码片的种类和数量越少越好。在码片数相同的情况下，必须考虑总线的负载能力和系统连接的复杂性。 从总线负载和系统连接中，最好选择第一个。44/42、2020/5/22、44、/54、内(主)存储器的基本结构、存储芯片、存储模块、存储体、字扩展：由于总字数不足，因此也称为地址扩展，用于扩展地址输入线的数量通过2020/5/22、45、/54、存储器芯片的位扩展、64KB位的芯片扩展实现64KB存储器，在进行位扩展的情况下，模块中的所有芯片的地址线与控制线相互连接，形成模块整体的地址线与控制线，各芯片的数据线并联另外，通过46/42、2020/5/22、46/54、存储器芯片的字扩展、8K8bit的芯片扩展实现64KB存储器，在进行字扩展的情况下，模块中的所有芯片的地址线、控制线与数据线相互连接，模块整体的下位地址线、控制线与数据线相互连接2020/5/22、47、/54、同时扩展存储器芯片的字、位，以16 k 4比特的芯片扩展实现64KB存储器，首先扩展芯片组以实现字节为单位的地址，然后设计芯片组的芯片组满足容量要求2020/5/22、48、/54、并行存储器、四体交叉存储器、芯片选择和字选择的解码有什么特征？2020/5/22、50、/54、下图所示的下位多交叉存储器中，处理器访问的字地址为以下的十进制值尝试(a ) 1，2，3，4，100 (b ) 2，4，6，8，200 (c ) 3，6，9，12，300，2020/5/22，51，/54，(a )四个(b)2个存储体访问可以交叉进行，访问速率是单体存储器的2倍。 (c)4个存储体访问交叉进行，访问速率是单体存储器的4倍。 假定某个系统地址的总线宽度为20比特，并且将当前0 c 0000 h到0 cf fffh地址范围分为8个相同大小的地址空间，在总线上提供8个模块由于，部分解码方式，最上段的地址与解码无关，地址重复，模块地址不连续。、57/42、2020/5/22、57、/54、行解码方式需要选择多行，相同的地址重叠，模块地址不连续。 思考：试着写下各芯片占有的地址空间。 另外，练习：分析图中的74LS138的每个输出端的解码地址范围。 在2020/5/22、59、/54三种解码方案的比较中，所有解码系统的所有地址线都必须参与解码：低级地址线直接连接到模块，并且在解码用于对模块内的单元进行地址的中级地址线之后出现芯片选择器区分不同模块的上行地址线可用作芯片选择信号的有效使能控制。如果部分解码的上行地址信号不参与解码，则会导致地址空间重叠或不连续。 行解码电路的结构简单，但是与部分解码方法类似，该系统必须确保参加芯片选择的地址行不同时处于有效电平，因为地址信号不参与解码，所以也存在地址重复或不连续的问题，如2020/5/22，60，/54， 设计了地址解码电路，要求每个模块的占有地址数为4，模块地址能够在1000H13DFH的范围内选择：61/42，2020-5-22，2020/5/22，61，/54，存储器和并行总线地址解码、一、数据线：考虑总线负载问题，可连接数据收发器。 二、读写控制线：考虑有效水平。 字选择：系统地址总线的低位地址线与各存储器芯片的地址线直接连接。 所需下位地址线的数量n与存储器芯片电容l的关系： L=2N。 芯片选择：解码系统地址总线的其馀高级地址线后，用作不同存储器芯片的芯片选择。 通常，IO/M信号也涉及码片选择解码。三、地址线：字选片选择。 通常由多片存储器芯片构成，62/42、2020/5/22、62、/54、存储器芯片I/O控制逻辑图、2020/5/22、63、/54、总线分离技术、2020/5/22、64、/32、总线上数据从地址线分离时的时序例地址输出、数据有效、数据采样、R/W、即AB0N、