基于verilog的音乐盒设计

EDA设计基础实验课程论文主题：基于verilog的音乐盒设计传播学院专业类信函111这个学生的名字叫大哥哥斌教师2013年6月22日EDA设计基础实验课程论文摘要采用Verilog HDL设计音乐播放电路。该系统采用硬件描述语言Verilog HDL按照分频控制方法设计实现，然后进行编程、时序仿真和电路功能验证，播放美妙的音乐。通过控制输出到蜂鸣器的激励信号的频率和持续时间，扬声器发出连续的音乐声音，并且当音乐演奏完成时，确保可以从头开始自动播放音乐。关键词：veriloghdl蜂鸣器；时序模拟摘要使用Verilog HDL音乐播放电路设计，系统实现是使用Verilog硬件描述语言HDL按照分频方式进行控制设计，然后进行编程、时序仿真、电路功能验证，播放美妙的音乐。通过控制输出到扬声器的激励信号的频率和持续时间的高低，这使得扬声器发出连续的音乐，并且当音乐播放完成时，保证可以从一开始就自动播放。关键字Verilog HDL确保；顺序模拟内容摘要一抽象II目录三第一章引言11.课程设计的目的：12.课程设计要求：13.该方案可以实现的功能：1第2章应用工具介绍22.1电子设计自动化技术简介22.2 verilog HDL 2简介第三章基本原则43.1音调控制43.2声音长度控制5第四章方案实现7第五章方案测试20第六章销锁23第7章锁销后下载程序24参考文献2525第一章引言1.课程设计的目的：1)加深对EDA技术的理解，掌握音乐播放电路的工作原理2)知道如何控制音调的高低变化和音调的长短，从而完成音乐的自动循环演奏。3)培养自主学习、正确分析和解决问题的能力2.课程设计要求：1)使用Verilog HDL设计音乐播放电路。该系统采用硬件描述语言Verilog HDL，以分频控制方式设计实现。然后，进行编程、时序仿真和电路功能验证，播放美妙的音乐。2)通过控制输出到扬声器的激励信号的频率和持续时间，扬声器可以发出连续的音乐声音，当音乐演奏完成后，保证从零开始自动播放。3.可以通过该方案实现的功能：1)通过蜂鸣器播放音乐；2)通过一个开关在两段音乐之间切换；3)音乐播放时，led流水灯会闪烁。第2章应用工具介绍作为当今最流行的计算机软件系统，EDA技术是以计算机为工作平台，集成应用电子技术、计算机技术、信息处理和智能技术的最新成果，进行电子产品的自动化设计。EDA可以提供文本输入和图形编辑方法，以程序或图形表达设计者的意图，而VHDL是用于编写源程序的最常见的硬件描述语言之一。2.1 EDA技术简介电子设计自动化是电子设计自动化的缩写。它是从20世纪90年代初的计算机辅助设计、计算机辅助制造、计算机辅助测试和计算机辅助工程的概念发展而来的。电子设计自动化技术是在电子计算机辅助设计技术的基础上发展起来的计算机软件系统。它是指以计算机为工作平台，集成应用电子技术、计算机技术、信息处理和智能技术的最新成果的电子产品的自动化设计1。电子设计自动化技术以计算机为工具。设计人员在EDA软件平台上使用HDL完成设计文件，然后计算机自动完成逻辑编译、简化、分割、综合、优化、布局、布线和仿真，直到为特定目标芯片进行适配编译、逻辑映射和编程下载。典型的EDA工具必须包含两个特殊的软件包，即一个合成器和一个适配器。合成器的功能是编译、优化、转换和合成设计者在EDA平台上为给定的硬件系统组件完成的系统项目的HDL、原理图或状态图描述，并最终获得我们想要实现的功能的描述文件。合成器工作前，必须给出要实现的硬件结构参数。其功能是以某种方式将软件描述与给定的硬件结构联系起来。换句话说，合成器是软件描述和硬件实现之间的桥梁。合成过程是将电路的高级语言描述转换成可映射到目标器件FPGA/CPLD的低级网表文件。今天，电子设计自动化技术已经成为电子设计的常用工具。没有EDA工具的支持，很难设计芯片或设计系统。EDA工具已经成为设计师不可或缺的武器，发挥着越来越重要的作用。从目前的EDA技术来看，其发展趋势是政府高度重视，使用普遍，应用广泛，工具多样，软件强大。EDA技术发展迅速，可以用日新月异来描述。电子设计自动化技术被广泛使用，现在涉及到各行各业。电子设计自动化水平不断提高，设计工具日趋完善。2.2 verilog HDL语言简介Verilog HDL是一种硬件描述语言，用于在从算法级、门级到开关级的各种抽象设计级对数字系统进行建模。建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统可以分层描述，时间序列建模可以在同一描述中明确执行2。作为一种通用的硬件描述语言，Verilog HDL语言具有以下描述功能：设计行为特征、设计数据流特征、设计结构组成以及包括响应监控和设计验证在内的时延和波形生成机制。所有这些都使用相同的建模语言。此外，Verilog HDL语言提供了一个编程语言接口，通过该接口可以在仿真和验证期间从设计外部访问设计，包括仿真3的具体控制和操作。Verilog HDL语言不仅定义了语法，而且为每个语法结构定义了清晰的模拟和模拟语义。因此，用这种语言编写的模型可以通过Verilog模拟器进行验证。语言从C语言中继承了许多运算符和结构。Verilog HDL提供了扩展的建模功能，其中许多最初很难理解。然而，Verilog HDL语言的核心子集非常容易学习和使用，这对于大多数建模应用程序来说已经足够了。当然，完整的硬件描述语句足以描述从最复杂的芯片到完整的电子系统。Verilog HDL语言已经成为一种标准的硬件描述语言。它具有以下特征：(1)作为一种多功能硬件描述语言，它易于学习和使用。(2)Verilog HDL语言允许在同一模块中描述不同的抽象级别。(3)大多数逻辑综合工具都支持Verilog HDL，是设计者的好选择。(4)所有制造商都提供了Verilog HDL过程库来支持仿真。(5)Verilog HDL程序语言界面具有强大的功能，允许用户使用C语言来描述3的内部数据结构。正是上述优势使得Verilog HDL语言广泛流行。以下是verilog的设计流程第三章基本原则音乐演奏的原理如下：构成音乐的每个音符的频率值(音高)和持续时间(声音长度)是音乐连续演奏所需的两个基本数据，因此只要输出到扬声器的激励信号的频率和持续时间受到控制，扬声器就可以发出连续的音乐声音4。3.1音调控制频率决定音高。音乐的12点平均速率规定每两个8度音符之间的频率差(例如，简单谱中的中音1和高音1)是两倍。在两个8度音之间，可分为12个半音，每两个半音的频率比为122。此外，声音名称A(简单频谱中的低音6)的频率是440赫兹，声音名称B到C、E到F是半音，其余都是4的音调。由此，可以计算出简单频谱中从低音1到高音1的每个声音名称对应的频率，如表3.11所示：表3.11简单频谱中声音名称和频率之间的关系音乐字母表频率/赫兹音乐字母表频率/赫兹音乐字母表频率/赫兹低音1261.6中位数1523.3高音11046.5低音2293.7中音2587.3高音21174.7低音3329.6中音3659.3高音31318.5低音4349.2中音4698.5高音41396.9低音5392中音5784高音51568低音6440中音6880高音61760低音7493.9中音7987.8高音71975.5所有具有不同频率的信号都被相同的参考频率分频。由于标度频率大部分是非整数，分频系数不能为十进制，因此计算出的分频数必须四舍五入到最接近的整数。如果参考频率太低，舍入后的误差很大，因为分频比太小。如果参考频率太高，分频数将增加，但误差将减小。实际设计考虑了这两个因素，并在最小化频率误差的前提下选择了合适的参考频率4。在本例中，选择6MHz作为参考频率。如果没有6MHz的参考频率，可以先将频率分频以获得6MHz，或者可以改变新的参考频率。事实上，只要不同声音名称之间的相对频率关系保持不变，播放的音乐就不会走调。在这个例子中，将播放朱良的音乐。每个音阶的频率和相应的分频显示在表2中。为了减少输出的偶次谐波分量，最终输出到扬声器的波形应该是一个对称的方波，因此在到达扬声器之前有一个除以2的分频器。表2中的分频比是基于通过将6兆赫频率除以2获得的3兆赫频率来计算的。由于最大分频系数为9102，用14位二进制计数器分频就可以满足需要。在表2中，除了分频比之外，还给出了对应于每个标度频率的不同预置计数器数量。对于不同的分频系数，只需加载不同的预置数。如表3.12所示，通过加载预置数进行分频的方法比反馈调零方法节省资源并且更容易实现。表3.12每个刻度频率的分频比和预置数音乐字母表分频比预设号码音乐字母表分频比预设号码低音391027281中音2511111272低音576538730中音3455211831低音668189565中音5382712556低音7607310310中音6340912974中位数1573610647高音1286713516此外，对于音乐中的其余部分，只要除法系数设置为0，初始值就是2141=16383。这时，扬声器不会发出声音。3.2声音长度的控制音符的持续时间必须根据音乐的节奏和每个音符的节拍数来确定。在本例中播放的梁祝片段中，最短的音符是四分之一音符。如果整个音符的持续时间设置为1，则只需要4Hz的时钟频率来产生四分之一音符的持续时间4。乐谱生成电路用于控制音乐的音调和长度。通过设置计数器的预设数量来实现控制音。预设不同的值可以使计数器产生不同频率的信号，从而产生不同的音调。通过控制预设数量的计数器的停留时间来实现对声音长度的控制。预设数字的停留时间越长，音符播放的时间就越长。每个音符的演奏时间是0.25秒的整数倍。对于节拍较长的音符，如2音符，音符名称在记谱时可以连续记录两次。音名显示电路用于播放音乐时显示相应的音符。三个数码管可以分别显示高音、中音和低音的名称，实现动态的演奏显示，非常直观。在本例中，信号如高3:0、地中海3:0、低:0分别用于显示高音、中音和低音。为了使演出循环进行，有必要设置一个额外的时间计数器，以确保在播放音乐时，演出可以从零开始自动进行。第四章方案实施从系统框图可以看出，该方案分为8个模块。1)48兆赫至12兆赫波形分频器，源代码和顶部模块如下/48mhz分为12mhz分频模块。模块div_clk12mhz(clk_48mhz，clk _