数字集成电路的设计工具

在逻辑设计阶段，需要使用必要的软件工具进行支持：代码编辑和编译工具；仿真工具与综合工具；定位布线工具；时间分析工具；,数字集成电路的设计工具,设计工具主要可以分为两类：一类是由PLD的制造商推出的针对特定器件的设计平台；另一类是由专业软件公司推出的针对特定用途的设计工具：仿真工具、综合工具,数字集成电路的设计工具,仿真工具用于对HDL程序进行仿真，采用软件运算形式对电路功能进行验证；该仿真工具全面支持IEEE常见的各种硬件描述语言标准，支持语言中的各种抽象行为描述，可以用于对电路设计各阶段的仿真。,HDL仿真工具：Modelsim,软件安装；点击图标，打开程序；建立项目（Project）:File/New/Project为项目命名,并确定路径和工作库；建立源文件：File/New/Source/VHDL；例：设计一个全加器,ModelsimSE5.5e使用要点,ModelsimSE5.5e使用要点,点击图标，打开程序：,建立项目:File/New/Project,为项目命名,并确定路径和工作库：,建立源文件：File/New/Source/VHDL,ENTITYfaISPORT(a,b,ci:INbit;co,s:OUTbit);ENDfa;ARCHITECTURErtlOFfaISBEGINs=axorbxorci;co=(aandb)or(aandci)or(bandci);endrtl;,编写或编辑HDL程序：,编辑完毕保存文件：命名/指定路径；,对已保存的文件进行编译,回到项目窗口中,装载设计项目：Design/loadDesign,打开仿真波形窗口：addwave*；,在项目窗口中，进行输入信号的设置：force-repeat20nsa00ns,110nsforce-repeat40nsb00ns,120nsforce-repeat80nsci00ns,140ns设置完毕后，就可以进行仿真执行：runxxx（ns）,ModelsimSE5.5e使用要点,ModelsimSE5.5e使用要点,在上述仿真中，没有考虑延迟时间，输入变化与输出变化发生在同一时刻，这属于逻辑仿真。如果考虑器件的时间延迟，可以将源程序中的信号赋值语句改为如下形式：s=axorbxorciafter7ns;co=(aandb)or(aandci)or(bandci)after4ns;,ModelsimSE5.5e使用要点,ModelsimSE5.5e使用要点,HDL综合工具：Synplify,一种专用的综合工具，可以支持较大范围HDL语句的综合；带有较全面的PLD器件库，支持采用多家公司的各种CPLD或FPGA器件；可以给出电路的RTL实现方式，为电路的进一步优化设计提供参考。,SynplifyPro7.6基本使用流程,点击图标、打开程序；,SynplifyPro7.6基本使用流程,建立约束和选项：点击ImplOption按钮，打开约束和选项窗口；器件选择：选择技术（公司型号）、器件类别、封装形式、速度级别；对布局选项进行设置（对于不同的技术，选项不同）；,选择综合方式及器件,SynplifyPro7.6基本使用流程,约束选择：通常采用自动约束方式，以评估设计可能实现的最快速度；自动约束只能对Atera和Xilinx的部分器件实行。要想对IO端口进行自动约束，应该在约束选项中，选择UseclockperiodforunconstrainedIO；否则系统只对触发器之间的通道进行约束。,选择约束条件,SynplifyPro7.6基本使用流程,打开或新建一个项目（OpenProjectNewProject）；添加文件（AddFile）；点击文件名，打开文本窗口，进行文件的输入编辑；保存编辑完成的文件后，回到项目窗口，运行综合程序（Run）；,HDL文件的编写,对综合结果的分析,通过对综合文件进行分析（ViewLog），可以得到器件综合的各种信息：时间特性（TIMINGREPORT）：最长延迟时间/最高频率；各端口的时间信息；面积特性（AREAREPORT）：器件使用量（IO单元、LUT单元、DSP块），门输入数量，节点数量；,综合分析报告,设计优化程度的衡量,通过对综合结果的分析比较，可以在一定程度上判断设计的优劣程度。在此阶段，设计的目标应该是使电路的频率最高，面积最小。需要注意的是，由于各公司的各种等级的器件性能不同，对设计优劣程度的比较应该在同一型号的器件上进行。,电路的结构视图,综合后的电路结构可以通过电路视图分析综合的效果，电路视图可以给出电路中所有基本器件的种类和数量，也给出端口和节点的数量；每个器件、端口、节点都给予了相应的命名；在电路视图中双击任何器件，可以显示程序中与之相关的语句；,RTL视图,由基本电路单元连接成的电路，与综合器件无关，由于不同语句不同方法会导致不同的RTL电路，因此RTL电路可以用于客观地评价电路的设计效果；根据该电路使用的逻辑单元，可以估计电路中各路径的延迟时间，为前仿真提供支持。,RTL视图,技术视图,与综合器件相关的电路图；选择不同的器件可以综合出不同的技术视图；分为单元电路图和门级电路图两种形式；,单元电路图,显示电路使用的PLD单元块的使用量和相应的连接关系，可以用于评价该电路采用PLD设计时在特定器件中的使用情况；,单元电路图,门级电路图,将电路在器件中的实现情况分解为基本逻辑单元的连接方式，可以用于分析电路的逻辑关系，便于电路优化时进行修改。,门级电路图,PLD设计的时间特性分析,在技术视图中，可以查看各器件的时间特性（HDLAnalystShowTimingInformation），选择这一操作后，每个器件上用红色数字标明该器件的信号到达时间和时间容限；可以通过显示关键路径（ShowCriticalPath）选出最长延迟路径；对关键路径的分析有利于对电路结构进行优化。,时间分析图,设计工具：MAX+PLUS,PLD主要厂商Altera公司设计的EDA工具；可采用原理图输入和文本输入等多种设计输入方式；可支持VHDL、VerilogHDL、AHDL等多种硬件设计语言；可进行编辑、编译、仿真、综合、芯片编程等设计全过程操作；,MAX+PLUS的主要使用方法,设计输入：点击图标、打开程序；建立新文件，打开文本编辑器file/save：建立一个.vhd文件；输入编辑VHDL程序；输入完毕之后保存文件；,点击图标，打开程序,打开文本编辑器，建立一个.vhd文件,设计输入，保存文件,MAX+PLUS的主要使用方法,建立项目、指定器件：选择file/project/setprojecttocurrentfile，为当前文件建立项目；选择asigne/device:FLEX10K/AUTO,为编译目标指定PLD器件；,建立项目，选择综合器件,MAX+PLUS的主要使用方法,检查、编译：对程序进行保存、检查；根据检查提示错误对程序进行修改，直到完成检查；使用编译器对程序进行编译；编译成功后，可选择file/createdefaultsymbol将所设计电路保存为符号文件（模块）；,检查与编译,MAX+PLUS的主要使用方法,设计结果分析：在文本编辑器中，打开同名的.rpt文件（报告文件），检查对所选择PLD器件编程的详细结果；利用FloorplanEditor中检查器件的布局连线情况；利用TimingAnalyzer检查器件各端口间的传输延迟；,结果分析报告,MAX+PLUS的主要使用方法,仿真信号设置：打开波形编辑器(waveformeditor)；用右键点击Name区域，点击List，选定端口；在File/Endtime中选择仿真时间长度，在Option/Gridsize中选择时钟刻度；单击输入端口的value，设定输入信号波形：完成所有输入信号的设定后，保存文件；,仿真信号设置,MAX+PLUS的主要使用方法,器件仿真：打开仿真器（simulator），进行仿真；仿真结束后OpenSCF即可看到各输出信号的波形；可以检查输入/输出关系是否符合设计要求；由于编译时已经将设计对应到具体器件中，因此仿真结果会带有相应的时间延迟，类似于前仿真。,仿真结果检查,时间分析检查,平面布局设计,利用图形输入法的设计,通常在PLD厂商提供的综合EDA工具中，都可以采用原理图的形式进行设计输入：打开程序，选择建立一个图形文件，打开图形编辑窗口；在图形编辑窗口中双击，可以从各种库中选取需要的各种功能器件和端口；对器件进行连线，可以通过电路逻辑图实现电路设计。,图形输入设计,图形输入设计,MAX+PLUS中包含的器件库,基本门级单元库：包含主要的基本逻辑单元和端口，如NOT、AND、OR、XOR、LATCH、FF等；常用功能单元库：主要是74系列的各种中规模功能模块，如译码、编码、MUX、加法、比较、寄存器、计数器等；参数化模块库：常用的组合及时序模块，端口数量和功能可以自由设定。,采用波形输入方法进行电路设计,打开程序；打开波形编辑窗口；双击Name区域，对输入/输出端口进行设置命名；端口设置完毕后，点击各端口的取值区为各端口设置信号；,波形输入设计,采用波形输入方法进行电路设