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文档简介

集成电路与CAD课程实验第 3 次实验报告实验名称： Verilog HDL程序仿真实验目的：1，掌握模拟集成电路的基本设计流程2，掌握CADEDNCE基本使用3，学习物理层版图的设计基础实验原理：设计数字系统的基本方法：硬件描述语言（HDL: Hardware Description Language)、电路图Verilog可以在三种抽象级上进行描述：1.行为级2.RTL级/功能级3.结构级/门级 左侧为前端设计，本次实验包含行为级仿真和门级verilog仿真实验内容与结果分析：1，Verilog代码：16位加法器module count(out,clk,rst); /源程序 input clk,rst; /指定输入 output3:0 out; /指定输出 reg3:0 out; /out为4位reg型 initial out=4d0; /初始，输出为0 always (posedge clk or negedge rst) /always块 begin if(!rst) out=4d0; /如果rst信号为0输出为0 else /否则开始下面 begin out=out+4d1; /out=out+1 if(out=4d16) out=4d0; 如果输出为16，归0 end end endmodule 实验分析： 数字电路相比起模拟电路，更多需要考虑的是集成度，速度和功耗，噪声容限。因此，大规模的电路处理不能通过人工的方式来完成，而要通过计算机辅助。很多步骤自动生成，因
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