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文档简介

集成电路与CAD课程实验第三次实验报告实验名称：Verilog HDL设计和模拟实验目的：1.熟悉NC软件Verilog程序编译主掌握CADEDNCE的基本使用以进行HDL编程和模拟概述：1.Verilog的主要应用程序包括：ASIC和FPGA工程师编写集成RTL代码系统结构开发的高抽象层次系统仿真测试工程师用于编写不同级别的测试程序打开ASIC和FPGA单元或更高模块的模型硬件描述语言(HDL :硬件描述语言)2.Verilog HDL的抽象级别动作级别：易于理解的动作和技术指标模块RTL级别：逻辑执行阶段的模块，更难理解语句级别：对于逻辑组件相互连接的模块，很难理解交换机级别：物理图形和放置参数的模块，很难理解此实验包括运动层级模拟和灌嘴层级verilog模拟实验内容和结果分析：1、Verilog代码：16位加法器模块数(out、clk、rst)；/源程序Input clk、rst/指定输入output3:0out；/指定输出reg3:0out；/out是4位reg类型Initial out=4d0/初始，输出为0posedge clk or nedger ST(always )/always块BeginIf(！rst)out=4d 0；/如果rst信号为0，则输出为0Else /否则，启动底部BeginOut=out 4d1/out=out 1if(out=4d 16)out=4d 0；输出为16时为0EndEndEndmodule实验经验：VerilogHDL语言的很多功能可以通过c语言的思维方式来理解，因此感觉该语言的学习难度有所下降。以上例子显示：Verilog HDL程序由模块组成。模块可以分层嵌套。因此，可以将大型数字电路设计划分为单独的小模块，实现特定功能，通过顶部模块调用子模块来实现全部功能。每个模块定义端口，描述输入和输出端口，然后逻辑描述模块的功能。Verilog HDL程序具有自由写格式，可以在一行上写多条语句，也可以将多行分成一个语句进行写。除E
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