modelsim使用教程

1、ModelS/m使用教程典型的PLD流程3典型的PLD设计流程设计输入-设计的行为或结构描述 RTL 仿真(ModelSim)-功能仿真-验证逻辑模型(没有使用时间延迟)-可能要求编辑设计综合-把设计翻译成原始的目标工艺-最优化合适的面积要求和性能要求布局和布线-映射设计到目标工艺里指定位置-指定的布线资源应被使用门级仿真(ModelSim)-时序仿真-验证设计一旦编程或配置将能在目标工艺里工作-可能要求编辑设计时序分析验证合乎性能规范-可能要求编辑设计版图设计-仿真版图设计-在板编程和测试器件5Mode

2、ls衍概览7ModelS/m 产品由Model技术公司开发工业上最通用的仿真器之一可在Verilog和VHDL仿真Model Technology II W r a N Q A F M C L C O M r Jb MR0vnw Create aCmd）从main，记录窗口：ModelSim vlib Browse Libraries.Create a New Library.匾影绥St i送学d/Ysim/pref.lcIView Library Contents.Compile.Cornpile Pro jeclLoad New Design.End Simu

3、lation.New LModel S/m 库包含编译设计单元的目录- VHDL和Verilog都被编译到库里两个类型- Working （缺省值 work）包含当前被编译的设计单元编译前必须建立一个working库每个编译只允许一个一 Resource包含能被当前编译引用的设计单元在编译期间允许多个 VHDL库能通过LIBRARY和USE子句弓|用16ModelS/m设计单元主要-在一个特定的库中必须有唯 一的名字一 VHDL Entities（实体） Package Declarations（包 声明） Configu

4、rations（结构）一 Verilog Modules（模块） User Defined Primitives（用户定义原语）次要-在相同的库里单元可以用一 个普通名称一 VHDL Architectures（体系） Package bodies-Verilog没有次要单元VHDL预先确定库 VHDL一 Library sfd 包含packages standard textio这些packages初学者不要去修改 lEEEpure一包含唯一IEEE 认可的 std_logic_1164 packages -用于仿真加速 IEEE-包含预编译的Synopsys和

5、IEEE算法包-给stdjogic的基本类型-用于仿真加速vlib 命令建立库缺省值是work Where一 _primary.dat - Verilog module 或 VHDL entity的编码格式一 _primary.vhd - Verilog 端口 的VHDL entity陈述一 .dat - VHDL体系的编码格式一 verilog.asm 和 .asm - 执行代码文件23建立库(Ul)/ModelSim ALTERA 5.3d Alteralife Edit鑒色IView Run Macro Options Window 旦elpt Re-adi

6、nglBrowse Libraries.Create a New Library.d/Ysim/pref.tcl1odelSimView Library Contents.Compile.Cornpile Pro i&ctLoad New Design.End Simulation.选择 a new library only 和 输入库名这个命令在局部目录 建立一个库子目录映射逻辑库名必须映射一个逻辑库名到库路径（定位）-在库路径里的文件必须已经被编译-支持相对的，绝对的，和软件路径名需要库在工作目录里没有定位用V777印?命令2 口映射逻辑库名 语法：vmap Ip-.j Models:im

7、 ALTIERA 5.3d AlteraFile EditDesignView Run Macro Options Window 旦elpl/vsim/pref. tel:;目# Reading IBrowse Libraries.Create a New Library.View Library Contents.Compile.Compile ProjectLoad New Design.End Simulation.Ul）从主菜单:Design - Browse LibrariesDesign 一 Create a New LibraryCmd）从主体的记录窗口：ModelSim vma

8、p my_work c:/my_design/my_lib映射现有的库(Ul)27I ModelSim ALTIERA 5.3d AlteraFile EditDesignView Run Macro Options Window 旦elpBrowse Libraries.# Reading ICreate a New Library.Models imView Library Contents.Compile.Compile ProjectLoad New Design.End Simulation.d/Ysim/pref.tcl选择 a map to an e

9、xistinq library 和输入库名用这个命令可映射一个设计 单元已经预编译的库目录浏览库目录- vmap lpm sim c:/Quartus/library/lpmI ModelSim ALTIERA 5.3d AlteraFile EditDesignView Run Macro Options Window 旦elpBrowse Libraries.# Reading IModels imView Library Contents.Compile.Compile ProjectLoad New Design.End Simulation.选择 a ziew library and

10、 a logical mapping to it a 输入库名这个命令在局部目 录建立一个库目录 然后为它设立映射- vlib my Jib- vmap myjib myjib映射库(Ul)29/ModelSim ALTERA 5.3d Alleralife EditDesignView Run Macro Options Window Help_ t Reading IBrowse Libraries.l/vsim/pref. tel1odelSimCom匚CompLoadEndSCreate a New Library.View用Add按钮建立一 个新的库和映

11、射其他的库命令 vdel-从指定的库中删除一个完整的库或者一个设计单元-Ul) Design - Library Browser (删除库或者映射)-Ul) Design 一 View Library Contents (删除设计单元)一 Cmd) i/c/e/-lib vdir-显示指定库的内容 Ul) Design 一View Library Contents一 Cmd) vdir-b 31VHDL Design Units Dependenciesi! Ul) Design - Compilework vfile 1.vhd .vhd Cmd) vcom-文

12、件按出现的顺序被编译一 Compilation order/dependencies (next slide) 87 VHDL是缺省的一 Ul）用Default Options 按钮设为93- Cmd）用-93选项（必须是第一个参数）缺省编译到工作库一例如.Vcom -93 my_design.vhd注意:X库中涉及的设计单元被改变时设计单元必须重新分析。 Entity before Architecture Package Declaration before Package Body Design units must compiled before being referenced一 P

13、ackages before Entity/Architectures using them一 Entities/Configurations before Architectures referencing them Configurations are compiled 3 编译源代码(Verilog)i! Ul) Design - Compile Cmd) vlog -work ./ vfile2z-文件按出现的顺序被编译-文件的顺序或者编辑的顺序不重要支持增量式编译缺省编译到work库一例如.vlog my_design.v注意：x库中涉及的设

14、计单元被改变时设计单元必须重新分析。49Verilog增量编译只有被改变的设计单元被编译自动或者手动-手动更有效-自动在命令行用incr选项 Module 和 UDP实例和 hierarchical references可在仿真时 解决-一些错误在编辑时将不能察觉引用的模块没有编译不正确的端口连接不正确的hierarchical references编译(Ul)| Modelsim ALTIERA 5.3d AlteraFile EditDesignView Run Macro Options Window 旦elptt Reading IModels irnJr

15、owse Libraries.Create a New Library.View Library Contents.:IZvsim/pref. telCompile.Compile ProjectLoad New Design.End Simulation.点亮一个或多个文 件并点击Compile错误信息M(HMSka AL I ERA b 3dAMwRfflf力穴电95 I MlVr_cnmp9n?rZ屈恥4伽& o th .4ojbnrMJt Wj2.i ojfiI MhLBpiMg NDMl iet3wcgir;i JXJ . w*. E .SuildK,H5.tolicS.rto_tb

16、. 1 WJW TMIWA* MMWErff.AtrEPA111 WtfiBCM4& ZWC04 RM, 1 ? 3X11I Gm4rOWplkdfWdutetikLZ 伽 *3Ta* dr Ofteei Qpinr 皿土4 启动仿真器 Ul) Design 一Load New Design Cmd) vsim -lib VHDL一 vsim top_entity top_architecture 仿真 Entity/Architecture 对也能选择一个结构 Verilog一 izs/m topjevell top_level2仿真多个top级模块启动仿真器(UI)J Mod冰im ALT

17、IERA 5.3d Altera:ile EditDesignView Run Macro Options Window HelpgUBBBJ i 初Browse Libraries.Create a New Library.View Library Contents.t Loading v f Loading v t Loading v JWARNIN f Regii (WARNIN t Regii (WARNIN f Regi dd wave eCompile.Compile Projectload New Design.)g/220model.v(1727): Syiste选择仿真器的分

18、辨率I： j Lod DMign+忙 WDL Vericg SDFSiiwidtoi Rotolution- rw 1-|口*1选择库Biowe |DwioUhr|Dtt2Mton一Iab2_iamk*r_add_沁tofri andHadjteX対士UM*fcrr： cofrcy?zjlUMafy; vrtrtSimBMri： ISetting3曲选择顶级module或 entity/architecture启动仿真器(Ul)-|O|x|SDF FiiMVcntooSOT指定SDF文件Regieci/Fb使用定时值的等级的 类型(如果不是顶级)ysf/n命令的参数参数t 指定仿真的时间分辨率

19、单位可以是fs, ps, ns, ms, sec, min, hr如果用了 Verilog的limescale指令,将使用整个设计中的最小的 时间精度可选项（缺省是ns）sdfmin | -sdftyp | -sdfmax =sdf_filename注释SDF文件可选项使用实例名也是可选项；如果没有使用，SDF用于顶级5 执行仿真 Ul) Run COM) run 按timesteps指定的时间长度执行仿真执行仿真(UI)kj ModdSim ALTERA 5.3d Alter aFile Edit Design ViewRunMacro Options Window 旦创|选择timeste

20、ps数量就 可以执行仿真tt Error: Error loading design tt Pausing macro 8Mus. do PALoad canceledYwim Hypd&bys -multisource. tt vsim 4-tyipdelays t ns -multi tt Loading work.lab2_fifojb # Loading work.lab2_fifo tt Loading 內odab2_cW_R un 100 n$ Run -All Continue Run 4jJextStepStep verIab2jifojbk.lab2 fifo tbResta

21、rt.Restart -重装任何已改动 的设计元素并把仿真时间设 为零COM) restartrun命令参数可选的参数vtimesteps 指定运行的timesteps数量 单位可用fs, ps, ns, ms, secstep Steps to the next HDL statementcontinue继续上次在-step或断点后的仿真一 -all运行仿真器直到没有其他的事件run命令举例 run 1000-从当前位置运行仿真1000 timesteps run 2500 ns-从当前位置运行仿真2500 ns run 3000一运行仿真到timestep 300051www.fpga.c

22、仿真器激励测试台一 Verilog 或 VHDL-非常复杂的仿真交互式仿真 force命令-简单的模块仿真-直接从命令控制台输入-D0文件（宏文件）41force命令（继续）允许用户给VHDL信号和Verilog线网予以激励常规语法：一 force , 参数一 item_name被激励的HDL项的名称必需的必须是一个Must be a scalar or one-dimensional array of characters一 Can be an indexed array, array slice, or record sub-element as l

23、ong as its of the above type Can use wildcards as long as only one match is obtained其他参数一 value被强制的项的值必须适合项的数据类型必需的一 timeValueDescription1111character sequence2#1111binary rad仪10#15decimal rad仪16#Fhexadecimal radix指定值的时间单位相对于当前的仿真时间-用 character指定绝对时间时间单位能被指定-缺省值是仿真分辨率可选的其他参数repeat 在指定周期重复force命令可选的c

24、ancel 在指定周期后取消强制force命令可选的43force命令举例 force clr 0-在当前仿真时间强制clr到o force bus1 01XZ 100 ns-在当前仿真时间后100ns强制bus1到01XZ force bus2 16#4F 200-仿真启动后强制bus2到4F直到200时间单位，分辨率在仿真启动时选择 force elk 0 05 1 20 -repeat 50 -cancel 1000-在当前仿真后0时间单位强制elk到0和在20时间单位强制到1.每50时间单 位重复直到1000.因此,下一个1将在70时间单位发生 force

25、 clk2 1 10 ns, 0 20 ns -r 100 ns-和上一个例子相似。r前面的时间单位表达式必须放在大括号里45cd c:mydir vlib work vcom counter.vhd vsim counter view * add wave /* add list /* do run.doDO文件自动完成仿真步骤的宏文件-库设置-编译-仿真-强制仿真激励能在所有的M odelS/m模式里被调用Ul) Macro - Execute一 COM) do .do能调用其他的DO文件#DO文件举例my_sim.do cd c

26、:mydir vlib work vcom counter.vhd vsim counter view * do stimulus.do47stimulus.do add wave /elkadd wave /clradd wave /loadadd wave -hex /dataadd wave /qforce /elk 0 0, 1 50 -repeat 100force /clr 0 0, 1 100run 500force /load 1 0, 0 100force /data 16#A5 0force /elk 0 0, 1 50 -repeat 100 run 1000www.fp

27、ModelS/m用户界面Jw 3 to rpanoniJtcsrmiivsjw r人&/pUvt|157 1B8ilonolfKmU4irwjbbl”I -art . rune ww.ACMh3)Kf Acef - aroGi咖0 roi o w匕 wq:q(irwrtr)TCB Lti ht IhriiC4 24 w rr crc etM uQ rwresawry 说 H nrd 心火r-rrfMl O*.FKt* h.*M p _rl d 仇 nrtmlij 叫W |-G I.IMJi-tMl 0.4垃營心a “c PrRHicecwt ZH MtfcWi M ctrcw

28、itcttifUM 八ifljoc.88* Ift -(Cr SV in 叭 ma) n 心2 .fV” Mg 戶.VKW0 drrB 0 vaiitfM MU.:ot*n- emc alM tyfA WtJIi忡 0 财,wnf(! I Uuvivte O 紳叶“ 辭，wrO(1t MovrBla 6 ux 2 r-nyv *， it “eOi K OMfWMTIM09 m)Main 窗口 有九个窗 口 ： main, structure, source, signals, process, variables, dataflow, wave, list

29、窗口支持任何窗口的多个副本注着：Main窗口只允许存在一个， 因为这个窗口控制仿真器拖放在一个窗口选择HDL项后，用鼠标左键，这些项能被从一个窗口 拖和放到另一个窗口. HDL项可从 Dataflow, List, Signals, Source, Structure, Variables,和 Wave窗口拖岀.可把它们放到L/sf或者Wave窗口 ModelSim这是设计加载前的提示符-能浏览帮助，编辑库，编辑源代码而不用调用一个设计 VSIM设计加载后显示的提示符 告诉我们仿真器的行为动作-命令-信息-声明51Main窗口：库 Design Menu 一 Br

30、owse Libraries -加入新库或编辑已有的库-浏览和编辑库目录#Main窗口：选项55用于选择要加载的设计选择：-时间分辨率 Supports multipliers of 1, 10, and 100 each time scale.-包含顶级设计单元的库-顶级设计单元 Entity/ArchitectureXj构造模块 Design Menu- Load New DesignCOM) vsim library name Options Menu - Simulation OptionsStructure 窗口57COM)

31、 v/ew 国 structureFile Edit WindowEZHZJ iO: tester(flow)HZ! il: uart_lop(struct Q i3: address_decodett) -O i2: clock_divider(flow -H iO: cpujnterface(struct) -O iO: controLoperationffsm HZ! il: data_out_mux(spec 43 il： seriaLinterfacestruct - i3: seLout_mux(table TZZ1 i1: status_

32、registers(spec) iO: xmiLrcv_conhol(fsm) Package standardPackage $tdjogic_1164 Package $ldjogic_arithuarLtb: uarUb(struct)设计的结构多层浏览一 VHDL () - Package, component instantiation, generate and block statements一 Verilog (O) 一 module实例， named fork, named begin, task, 和 function一 Instantiation label, entit

33、y/module, architecture-成为当前层for Source和Signals窗口, updates Process 和 Variables 窗口COM) u/ew structureSource 窗口从Structure窗口选择 Options菜单（源代码的控制浏览） Color-coded-注释，关键字,字符串，数字，执行行,标识符，系统任务，文本完全的编辑能力-保存编译和重启拖放描述/检查VHDL 信号,变量和常数Source 窗口描述-显示所选的HDL项的信息59-显示所选HDL项当前仿真值1）高亮信号，变量,常数，线网，或寄存器2）右击鼠标

34、并选择Now一或Object Menu -Examine/DescriptionProcess 窗口|显示外部和内部的处理I View - Active一 Shows all processes scheduled for execution during the current simulation cycleI View _ In Region一 Shows names of all processes in the region selected in the Structure windowCOM) view Process 窗口指示器一 P

35、rocess is scheduled to be executed处理正等待VHDL信号或Verilog线网改变 或等待艙吋一 Process has executed a VHDL wait state me nt without a time-out or sen sitivity listDataflow 窗口 VHDL信号或Verilog线网的图形描绘-信号或线网在窗口中央 Processes that drive signal or net on the left Processes that read the signal or are triggered by the net

36、on the rightDataflow 窗口 Processes一 Signals read by or nets that trigger the process on the left一 Signals or nets driven by the process on the right Single-Double clicking update of signals and Wave 窗口用波形浏览仿真结果的图形化的历史记录- VHDL -信号和过程变量- Verilog-线网，寄存器变量，已命名事件对于更多的逻辑信号多个波形窗口用于

37、更多的逻辑信号改变信号和向量的基数已方便查看打印波形强大的编辑和查找能力62COM) view List 窗口63COM) view 用表格显示仿真结果- VHDL -信号和过程变量- Verilog-线网和寄存器变量 从这个窗口或到这个窗口“拖放” 编辑功能-查找建立用户定义的总线EditCombine设置触发和选通Write List - Tabular, Event or TSSIMarker Add, Delete or GotoModelS/m用户界面（继续） variablesFile Edit View

38、Windowo o ortlzil ( ( ms亠列出HDL项的名称- VHDL -常数,generics和变量- Verilog -寄存器变量到当前过程的路径被显示在左下树层次-(+)可展开的，(-)已展开的分类-升序，降序或声明顺序改变-选择HDL项改变值浏览-在Wave或List窗口或log文件的项-选择变量或层中的变量COM) Few variables自动更新窗口- Dataflow窗口：当一个进程被选到这个窗口的中央,Process, Signals, Source, Structure,和 Variables 窗 口会被更新.- Process 窗口：当一个进程被选择，Dataflow, Signals, Structure,和 Variables窗口被更新.- Sign