A1包、集成电路软件升级.doc

1、A1 包、集成电路软件升级一、技术指标要求集成电路软件升级项目 :序货物名称号1硬件描述语言仿真器( 可接受进口产品 )逻辑综合器2( 可接受进口产品 )Verilog编译器3( 可接受进口产品 )VHDL编译器4( 可接受进口产品 )技术参数要求数量具备多核技术。可实现设计级并行处理（ DLP）和应用级并行处理（ ALP）。提供对全功能 SystemVerilog 和OpenVera测试平台的本征编译支持， 包括面向对象、 受约束型随机激励和功能覆盖率功能。本征断言技术提供一种部署可验证设计（ DFV）技术的高效方法。 1 套Echo测试平台覆盖率收敛技术可缩短达到全激励功能覆盖率的时间。提

2、供用于测量验证覆盖率完整性的高性、 内置覆盖率技术。包含 Discovery Visualization Environment （DVE）。对时序和面积的综合优化。基于联线模型的综合优化。基于真实物理联线模型的物理综合， 物理综合后的时序与实际芯片值误差 10%。关键路径优化。数据通路优化。常数寄存器优化。自适应的时序再分配 (Retiming)优化技术。流水线数据通路时序再分配 (Retiming) 优化1 套技术和芯片硬件算法构造库中的定点运算、 浮点运算可配置流水线模块配合，优化电路。逻辑层次自动打平。快逻辑层次优化。冗余逻辑自动删除。寄存器的自动合并与分拆。对目标库的自动优化。支持

3、UPF国际标准。可以配合逻辑综合器对Verilog硬件设计语1套言进行编译。可以配合逻辑综合器对VHDL硬件设计语言进1套行编译。5 图形化界面( 可接受进口产品 )6设计库( 可接受进口产品 )7静态时序分析器( 可接受进口产品 )8高精度电路仿真器( 可接受进口产品 )可以为逻辑综合器提供图形化操作界面。1 套包括适用于设计和验证工作的主要知识产权组件，包括高速数据通路部件、 AMBA片内总线、（ 8051，6811）存储器组合（存储器控制器、存储器 BIST 、存储器构建组块）、标准总线和 I/O 的验证 IP 、常用 Star IP 模型的设计视图、板卡验证 IP （ 10000 种）

4、和 ASIC芯片设计者使用的 Foundry 设计库。1 套用户只需单一受权许可便可使用库内全部的可综合 IP 和验证 IP 。包括验证 IP 解决方案，其中包括 AMBA3 AXI、AMBA 2.0、 PCI Express 、USB 2.0 OTG、Ethernet 、Serial ATA等模型。建立在成功流片验证过的PrimeTime 平台之上的，提供精确的串扰延迟分析， 电压降落分析和静态时序分析。可对数百万门级设计的进行全芯片分析。可用带窜绕信息的ILM 模型做层次化的分析。内建的 RC延迟计算与 Hspice 比，误差 5%。通过考虑 Slew 传播，到达时间窗口，和逻辑信号的关系

5、来减少不必要的约束违反。1 套使用 Liberty 噪声库信息来做噪声计算， 探测及传递。提供完备高效的信号完整性分析，自动使用 PrimeTime 所有的约束，指令和报告等功能。集成在 Synopsys Galaxy 平台内，提供迅速的信号完整性收敛，通过一个开放的接口可以无缝集成所有的功耗分析工具如 PrimeRail 来分析电压降落， 为后端优化和布局布线工具自动生成修补文件。为电路模拟提供了最高的精度。支持主流的业界标准和知识产权仿真模型。1 套支持多种互联和信号完整性分析。支持大量单元特性的功能。9波形分析器( 可接受进口产品 )10电压降分析器( 可接受进口产品 )11提供对电路优

6、化、对设计进行测定分析的功能。支持多种波形格式（超过40 余种）。实时波形显示；支持 64bit 文件系统；支持频谱分析、 史密斯园图、极坐标图等分析功能。1 套支持交互式眼图、柱状图、二维 / 三维等扫描分析。内嵌 ADC、DAC、PLL、DSP、 Memory等设计的专业测试工具包集成 IC Compiler In-Design Rail Analysis 环境。一键式设置和数据完整性检查。集成 Milkyway ?数据库。将显示环境叠加图直接集成到版图中。1 套内置错误浏览器，提供详细的问题报告和解决指南；能够在 IC Compiler 的整个流程中提供动态和静态 rail 分析。精度

7、5%（与 HSPICE相比）。支持各种低功耗技术， 如多电压域综合、 自动插入功耗管理单元等。与DCUltra 配合使用时，可在综合设计早期为实际的布局布线结果提供精确的时序、功耗、一致性分析（ 10%）。低功耗逻辑优化器为层次化（全局）、基于功耗约束和多级门控1 套( 可接受进口产品 )设计提供自动时钟门平衡和重配置优化功能。支持用于实现最佳漏电功耗优化的多门限库。可靠的功耗模型估测和控制：翻转（电容）功耗、单元内部（短路）功耗和漏电（静态）功耗。12门级性能的估算误差为5 10（与 SPICE功耗分析器相比）；1套( 可接受进口产品 )基于事件的峰值功耗验证提供了分辨率达100ps 的分析

8、能力；对千万门级的电路的分析能力。13需支持所有主流厂商的 FPGA的器件类型。拥有专门的 FPGA领域的售前售后技术支持。可与时序检查工具，形式验证工具无缝连接。工具可生成最佳质量的综合效果（ QOR）。支持 HDL，包括 SystemVerilog 和 VHDL2008环境。可以进行自动优化，以缩小面积。通过创建快速的关键路径消除时序瓶颈。FPGA 综合工具从 RTL生成一个 RTL框图，用于与源代码进行交叉调试，并标识关键路径。1 套( 可接受进口产品 )根据约束条件自动提取和优化有限状态机（FSM）。自动创建用于调试和记录 FSM的泡泡图。支持逻辑等价流程，可与主流仿真器和FPGA厂商

9、的布局布线工具紧密集成。集成 RTL调试功能，提供高级触发条件。具备可实现快速的时序收敛的物理综合功能。支持功耗估计的格式文件生成功能。支持版图规划功能注：以上加“ _”部分为条款内容，如不满足，按无效投标处理。二、服务要求技术指标中第 1-12 项软件包含一年维护费，第13 项软件含永久许可、一年维护费以及不少于30 天的免费现场培训。三、其他要求无四、投标保证金1、投标保证金数额：人民币贰万肆仟柒佰圆整(￥24700.00)。2、投标保证金交纳采用下列形式之一：电汇、银行本票、银行汇票、现金、投标担保函。投标保证金为电汇形式的，汇款单上须注明采购项目编号、包号。若交款人名称与投标人名称不一

10、致，投标人须出具加盖公章的书面材料，退款时，款项退至投标人帐户。收款单位：山东省省级机关政府采购中心开户银行：建行济南市高新支行黄金时代分理处银行帐号： 37001618819059099999采用投标担保函形式交纳的，按山东省财政厅 关于印发 （山东省政府采购信用担保试点方案）的通知 （鲁财采 201149 号）规定执行。A2 包、集成电路软件升级一、技术指标要求集成电路软件升级项目 :序货物名称技术参数要求数量号模拟电路图编辑器提供更加紧密的 Verilog 硬件描述语言接口，1接口软件通过与 Virtuoso 原理图输入工具的配合， 实现1 套( 可接受进口产品 )混合语言和图形化的设计

11、输入。支持 UVM 方法学 ,低功耗仿真 ,混合语言仿真；2数字电路仿真软件增加了对断言， SystemVerilog， e 等验证语言1 套( 可接受进口产品 )的支持；并且可以对整个验证过程进行管理，分析覆盖率。数模混合电路版图 在 Virtuoso设计环境中完成 50K 规模以下的数字电路从 RTL 描述到 GDSII 制造数3实现软件1 套据产生的完整设计流程。( 可接受进口产品 )适合大模拟 /小数字混合信号电路的设计。提供更加快速和精确的 SPICE 级别的模拟仿模拟电路仿真软件真工具，实现晶体管电路的直流， 交流和瞬态4的仿真。并且加强了与模拟设计环境的集成，1 套( 可接受进口

12、产品 )方便地完成初始设置， 仿真交互和分析结果后处理。射频电路仿真软件提供射频电路设计功能， 提供快速的频域谐波5平衡分析、准确的时域强烈非线性电路的分1 套( 可接受进口产品 )析。物理验证设计规则检验版图是否违反 DRC 规则，针对纳米设计6检查软件所出现的特殊的物理效应， 保证所绘制版图能1 套( 可接受进口产品 )够被完整而正确地加工制造。物理验证等效性验检验版图对 LVS 规则的违反，以保证版图和7证软件原理图的等效性，保证所绘制的版图是原理图1 套( 可接受进口产品 )正确的延伸，确保版图的拓扑结构的正确性。模拟电路原理图软提供原理图编辑输入功能， 支持所有主流厂商8件提供的器件

13、类型和结构， 能够在完全图形化的1 套( 可接受进口产品 )界面下完成交互式设计输入。模拟电路仿真环境提供电路设计流程中的模拟设计和仿真的环9软件境，为仿真类型设置和仿真波形显示提供方便1 套( 可接受进口产品 )的交互环境。模拟电路版图设计提供层次化、多输入窗口的交互式物理版图设10软件计环境。可以利用参数化单元灵活地进行版图( 可接受进口产品 )设计，并支持 SKILL 编程语言。提供普通模拟电路版图软件所需要的交互式模拟电路高级版图物理版图布局 /布线的功能。采用约束条件、11设计软件设计规则及原理图连接关系驱动的物理实现( 可接受进口产品 )方法，在器件、单元与模块级定制数字、 混合信

14、号与模拟设计的物理布局 /布线设计。支持非层次化和层次化低功耗描述语言,支持数字电路低功耗软多阈值电压、 门控时钟、多电压域、电源关断12件等低功耗技术，并且支持电源关断技术中状态( 可接受进口产品 )寄存器保持、多寄存器、动态电压频率变换等高级低功耗技术 ,支持模块低功耗模型。数字电路物理实现提供完整布局布线实现，支持业界领先的Nano 绕线引擎，支持最新的 Gigaopt 优化引13工具擎，支持 signoff 级别时序分析和信号完整性( 可接受进口产品 )分析。纳米设计的精确三维寄生参数提取工具， 可以集成电路参数提取在门级和晶体管级电路提取精确的寄生电阻、电容等无源寄生器件的参数。 支

15、持 45nm 以下14软件的工艺所出现的特殊效应，主要是针对DFM( 可接受进口产品 )流程的寄生参数的提取，针对 CMP和 Litho对物理设计的影响提供整体的解决方案。可根据指定芯片制造工艺， IP 组成模块，在集成电路设计评估获得可交付的完整 RTL 之前，就能精确估计芯片的面积、静态功耗和动态功耗以及芯片性15软件能。支持芯片早期 FloorPlan 评估，可以任意( 可接受进口产品 )调整 IP、IO 等模块的位置与方向，评估他们对芯片的面积、功耗、性能等的影响。通过对所有相关设计人员的活动进行管理来数字集成电路企业达到验证过程在模块级、 系统级和项目级的自16级验证管理器动化。可以

16、自动进行海量仿真， 对仿真结果和( 可接受进口产品 )覆盖率进行有效的分析， 最终达到项目验证的收敛。可根据仿真结果，给出准确的报告。支持器件级、单元级、模块级和芯片级的模拟、数字、射频和混合信号的定制设计，与Virtuoso 定制设计平台可无缝集成和支持全定制集成电路版OpenAccess 数据库，可以确保设计目标的最快实现和物理版图的最有效实现。 基于层次化17图编辑器的设计环境并通过一系列可调复合设置来加( 可接受进口产品 )速定制版图的实现。支持可变参数 PCELL版图单元，支持脚本语言 SKILL。层次化的多窗口编辑环境 , 灵活的 PCELL,可定制的编辑环境及即时 DRC驱动的版

17、图编辑环境。1 套1 套1 套1 套1 套1 套1 套1 套使用权不少于 3 年。该大学计划须涵盖数字集成电路， 模拟集成电路，数模混合集成电路， 射频集成电路以及系统板级的设计所需要的设计工具，包括仿真，大学计划18综合，时序，形式验证，测试，参数抽取，版 30 套 ( 可接受进口产品 )图实现，物理验证等所必须的工具， 同时也包含全定制集成电路所需要的电路图编辑器，物理版图编辑器等，还需要包含集成电路板的设计工具。注：以上加“ _”部分为条款内容，如不满足，按无效投标处理。二、服务要求技术指标中第 1-15 项软件包含一年维护费，第16、 17 项软件含永久许可、一年维护费以及不少于30

18、天的免费现场培训。三、其他要求无四、投标保证金1、投标保证金数额：人民币肆万伍仟壹佰圆整(￥45100.00)。2、投标保证金交纳采用下列形式之一：电汇、银行本票、银行汇票、现金、投标担保函。投标保证金为电汇形式的，汇款单上须注明采购项目编号、包号。若交款人名称与投标人名称不一致，投标人须出具加盖公章的书面材料，退款时，款项退至投标人帐户。收款单位：山东省省级机关政府采购中心开户银行：建行济南市高新支行黄金时代分理处银行帐号： 37001618819059099999采用投标担保函形式交纳的， 按山东省财政厅 关于印发 （山东省政府采购信用担保试点方案）的通知 （鲁财采 201149 号）规定

19、执行。A3 包、集成电路软件升级一、技术指标要求集成电路软件升级项目 :序货物名称技术参数要求数量号1能够进行 PGA-PCB 一体化设计与验证，提供贯穿 PCB 设计流程的统一的规则管理工具；具备原理输入功能；具备自动检测功能；具有在线 DRC 和 ERC 检查功能；具备原理图错误检查及快速错误定位功能；支持原理图设计规则检查， 支持物理和电气规则检查且能够与原理图交互工作；可对原理图中常见的错误和无效的电气连接专业级原理图设计进行检查，并可由用户定制错误信息；工具支持与 PCB 设计工具和信号完整性仿真与分( 可接受进口产品 )析工具的紧密集成；支持与 PCB 设计之间的正反标注、 同步操

20、作；支与 PCB 编辑工具交叉选择功能；支持输出动态 PDF；支持原理图阶段可定义PCB 设计规则；具备和物资信息关联功能；具备通过电子表格输入原理图功能；支持PCB FPGA 一体化设计，能够解决1 套23原理图设计工具 ( 可接受进口产品 )专业级 PCB 设计工具( 可接受进口产品 )FPGA 和 PCB 工程师遇到的各种协同设计问题能够进行 PGA-PCB 一体化设计与验证，提供贯穿 PCB 设计流程的统一的规则管理工具；具备原理输入功能；具备自动检测功能；具有在线 DRC 和 ERC 检查功能；具备原理图错误检查及快速错误定位功能；支持原理图设计规则检查， 支持物理和电气规则检查且能

21、够与原理图交互工作；可对原理图中常见的错误和无效的电气连接进行检查，并可由用户定制错误信息；支持与 PCB 设计工具和信号完整性仿真与分析工具的紧密集成；支持与 PCB 设计之间的正反标注、 同步操作；支持与 PCB 编辑工具交叉选择功能；支持 PCB FPGA 一体化设计，能够解决 FPGA 和 PCB 工程师遇到的各种协同设计问题。能够对焊盘和符号进行编辑；支持盲埋孔设计；支持 274X 、274D 格式的 GERBER 文件输出；支持交互式布线与走线编辑；5 套1 套4PCB 设计工具( 可接受进口产品 )5建库及库管理工具( 可接受进口产品 )6PCB FPGA 一体化设计工具( 可接

22、受进口产品 )支持差分、等延时、等长、串扰、阻抗控制、总线布线等高速布线；支持自动化的高速线网延迟匹配功能；支持实时的铜铂处理；具有无层数限制的无网格自动布局 /布线器功能；具备自动布线可以随时停止， 手工干预后，可以在调整后的基础上继续自动布线具备高性能的自动布线功能；具有实时 45 度布线功；具有性能优异的手动拉线功能， 便于工程师手工调整 PCB 走线。能够对焊盘和符号进行编辑；支持盲埋孔设计；支持 274X 、274D 格式的 GERBER 文件输出；支持交互式布线与走线编辑；支持实时的铜铂处理；具有无层数限制的无网格自动布局 /布线器功能；具有实时 45 度布线功；具有性能优异的手动

23、拉线功能， 便于工程师手工调整 PCB 走线。能够直接编辑封装库、符号库、仿真模型库、焊盘库、器件库、重用模块库；能够提供专用的中心库管理工具。为开发和管理一体化板级系统设计平台提供一个中心位置。确保设计库的一致性和集成性管理。支持 PCB FPGA 一体化设计，能够解决 FPGA 和 PCB 工程师遇到的各种协同设计问题；支持图形化显示 FPGA 器件的物理管脚位置以及可供使用的资源信息；支持直接拖放定义管脚位置， 并通过拖放操作进行管脚定义和分配；支持自动生成 FPGA 设计工具所需的布局布线约束文件。1 套1 套1 套7支持机电一体化设计， 能够解决工程师遇到的各种协同设计问题；机电一体

24、化建模仿支持支持业界标准的VHDL-AMS 、SPICE，C真工具语言；( 可接受进口产品 )支持提供机电系统设计与分析的虚拟平台、支持为复杂设计提供参数扫描， 灵敏度最坏情况以及蒙特卡洛分析。1 套8可生成基于多种 PCB 的拼板生成，拼板极数据库的生产数据输出；PCB 生产制造关联可生成便于查找的 PDF 输出；模块具备铜平衡功能；( 可接受进口产品 )支持 GerBer，钻孔等数据的导入检查；支持生产输出验证（ MOV ），通过和设计数据的比较，快速并方便地识别过期的生产数据。9支持完整的板级 EMC 分析工具；支持自动扫描整个 PCB 设计或者特定区域的电磁兼容专家检查潜在 EMC 问

25、题；系统工具支持用户通过开放的 API 进行定制；( 可接受进口产品 )支持定义各种复杂的 DRC，包括 EMI 和信号完整性、电源完整性等；支持与主流 PCB 设计工具集成。10支持 HDL 与图形方式混合的层次化设计，支持框图、流程图、状态机、真值表、基于接口设计 (IBD) 、表格式输入输出和 HDL 文本等设计输入描述方式；支持 Verilog、VHDL 、SystemVerilog 等标准设计语言；支持 Top-Down 和 Bottom-Up 的设计方法，支持团队设计；FPGA设计创建于管支持静态检查，能导入 VHDL 和 Verilog 或者两者混合的 HDL 的源代码设计，并自

26、动分析理工具设计的层次化结构，自动检测设计顶层模块，( 可接受进口产品 )对任何缺少的文件进行标注；支持设计规则检查，需内置多种规则集，如Xilinx 规则，Altera 规则，设计可重用方法学规则（ RMM 3.0），工具可对代码进行分析，指出代码中存在的问题，并指导用户改正；可以直接应用标准 IP 核或器件厂商产生的内核；可以提供完善的版本管理功能，支持RCS、CVS 等。11具备业界领先的 RTL 与门级仿真性能；支持全部标准语言： SystemVerilog、SystemC、VHDL 、 Verilog、 PSL 和 C/C+ ；高性能 FPGA 仿真具备强大的仿真功能和直观易用的图形

27、用户界面，以加速验证分析；器具备集成的 Performance analyzer 以帮助分析( 可接受进口产品 )性能瓶颈，加速仿真速度；具备加强的代码覆盖率功能 Code coverage，能报告出每个分支的执行情况， 进而提高测试的完整性；1 套1 套1 套1 套12高性能 FPGA 综合工具( 可接受进口产品 )13芯片设计规则检查工具( 可接受进口产品 )14 层次化芯片设计规则检查工具具备先进的 Signal Spy 功能，可以方便地访问 VHDL 或者 VHDL 和 Verilog 混合设计中的下层模块的信号。该工具为高性能，独立于器件供应商的 RTL 代码综合工具；具备 RTL

28、和原理图浏览功能，支持交互式静态时序分析；支持借助集成的高级时序算法提高设计性能；支持业界标准设计约束格式（ SDC）和主流 FPGA 器件供应商的 IP 核；支持工具条引导功能， 以及引导设计人员一步一步完成综合、分析和布局布线；全面的支持 SystemVerilog、Vhdl 和 Verilog 语言；具有针对器件供应商的布局布线器接口；支持物理意识的综合，提供综合效果；支持增量式综合技术，提高综合效率；支持资源管理器技术，有效提高芯片利用效率，降低设计成本；支持在设计的 RTL、原理图、物理版图之间进行交叉探测与分析。支持设计规则的并行检查；支持 model DRC 检查；支持任意角度的

29、检查以满足复杂模拟设计的需要；支持天线效应检查：网络面积比值以最可靠也是最容易理解的方法提供识别最复杂天线的检查能力；具有自动密度填充机制， 以迅速解决平坦化违反问题，并允许用户通过命令在低密度区域上自动添加指定长度、宽度以及间距的金属化矩形；具有自动识别阵列结构 （金属填充，连接，过孔，槽口等）并且将 GDSII 中的多边形布局信息修改成阵列索引有效减少数据量。支持层次化的检查： 可以提高效率， 又可以避免错误的重复输出。 采用层次化技术， 不仅可以大大提高验证速度， 加快改错，还可以降低对硬件资源的需求。支持规则分组：在规则文件中通常会对相应的检查分组，可以任意指定需要检查的规则或组，忽略

30、不必要的检查。支持设计规则的并行检查；支持 model DRC 检查；1 套1 套1 套( 可接受进口产品 )支持任意角度的检查以满足复杂模拟设计的需要；支持天线效应检查：网络面积比值以最可靠也是最容易理解的方法提供识别最复杂天线的检查能力；具有自动密度填充机制， 以迅速解决平坦化违反问题，并允许用户通过命令在低密度区域上自动添加指定长度、宽度以及间距的金属化矩形；具有自动识别阵列结构 （金属填充，连接，过孔，槽口等）并且将 GDSII 中的多边形布局信息修改成阵列索引有效减少数据量。支持层次化的检查： 可以提高效率， 又可以避免错误的重复输出。 采用层次化技术， 不仅可以大大提高验证速度，

31、加快改错，还可以降低对硬件资源的需求。支持规则分组：在规则文件中通常会对相应的检查分组，可以任意指定需要检查的规则或组，忽略不必要的检查。15LVS 可实现分步骤的验证：从 GDS 中得到版图的网表，进行版图网表和源网表的比较；除了能够完成 LVS 功能外，还要能够实现原理图同原理图，版图同版图之间的特殊比较；支持短路检查可以精确定位于节点和路径， 而并非粗略的全屏幕报错， 能解决让后端验证工程师们最头痛的电源地等全局节点的短路问题。；用户可以使用可靠而高性能的参数提取能力来提取标准或者复杂的基于均衡的任何的物芯片电路图与版图理数据的用户自定义参数。对比工具支持自动门识别， 标准器件减少， 以

32、及其它选( 可接受进口产品 )项简化规则的编写。支持器件 M 参数的提取和比较确保模拟电路严格的误差。用户定义的器件减少算法提供最佳的用户控制。通过标准支持的 SPICE 输入 Verilog 翻译工具实现简捷的输入。支持层次化的验证：采用层次化的验证方法，不仅可以大大提高效率， 更可以将错误直接定位在子单元中，缩小错误的范围，更容易查错。16 层次化芯片电路图LVS 可实现分步骤的验证：从 GDS 中得到版与版图对比工具图的网表，进行版图网表和源网表的比较；( 可接受进口产品 )除了能够完成LVS 功能外，还要能够实现原1 套1 套理图同原理图，版图同版图之间的特殊比较；支持短路检查可以精确

33、定位于节点和路径， 而并非粗略的全屏幕报错， 能解决让后端验证工程师们最头痛的电源地等全局节点的短路问题。；用户可以使用可靠而高性能的参数提取能力来提取标准或者复杂的基于均衡的任何的物理数据的用户自定义参数。支持自动门识别， 标准器件减少， 以及其它选项简化规则的编写。支持器件 M 参数的提取和比较确保模拟电路严格的误差。用户定义的器件减少算法提供最佳的用户控制。通过标准支持的 SPICE 输入 Verilog 翻译工具实现简捷的输入。支持层次化的验证：采用层次化的验证方法，不仅可以大大提高效率， 更可以将错误直接定位在子单元中，缩小错误的范围，更容易查错。17 GDS版图快速读取工具备版图编

34、辑功能；具支持超高速读入大容量 GDS 数据能力。( 可接受进口产品 )18支持同常见的版图环境实现自动整合；支持根据检查或者单元对 DRC 的结果进行分类；支持将 DRC 错误标注为已经修复或者放弃等待后续运行以节省调试时间；芯片 RVE环境支持 DRC 的结果可以输出回设计数据库中；支持在版图、 原理图、原始设计网表、 版图网( 可接受进口产品 )表以及 LVS 结果文件之间交互探测；具备快速而直观的层次化 SPICE 浏览器实现原始设计网表和版图网表的直观的显示。具备直观的图形化接口；支持主流的版图工具交互式地整合实现验证所需信息的自动传递。19支持同常见的版图环境实现自动整合；支持根据

35、检查或者单元对 DRC 的结果进行分类；芯片接口环境支持将 DRC 错误标注为已经修复或者放弃等待后续运行以节省调试时间；( 可接受进口产品 )支持 DRC 的结果可以输出回设计数据库中；支持在版图、 原理图、原始设计网表、 版图网表以及 LVS 结果文件之间交互探测；具备快速而直观的层次化 SPICE 浏览器实现1 套1 套1 套20212223寄生参数提取工具 ( 可接受进口产品 )寄生参数规则生成工具( 可接受进口产品 )芯片数模混合仿真工具( 可接受进口产品 )芯片测试综合工具 ( 可接受进口产品 )原始设计网表和版图网表的直观的显示。具备直观的图形化接口；支持主流的版图工具交互式地整

36、合实现验证所需信息的自动传递。支持层次化全芯片的参数提取；支持与 LVS 共享层次化数据结构；可以进行晶体管级、 门级、层次化及数模混合的抽取，进行 R、C、R+C 或 R+C+CC 的抽取；支持生成多种格式的输出， SPICE、 DSPF、SPEF、CalibreView 等；支持对先进的工艺进行精确的建模，进行 3D 抽取；支持与 Layout 工具紧密地集成在一起，可以直接用图形化的界面在 layout 中进行寄生参数的抽取。可以将抽取得到的寄生电阻、 电容反标到 layout 及 schematic 中。工艺条件提取准换寄生参数规则，必须是 Foundry 业 内公 认 的 内 部 版

37、 图 验 证 标 准（ Sign-off 工具），还必须支持 foundry 已经加密过的 DRC、LVS 等验证规则文件。具备全面的系统级仿真解决方案的能力； 并且可 以 支 持 VHDL-AMS， Verilog-A ， Verilog-AMS ，SPICE，Verilog, VHDL,C/C+、SystemC，SystemVerilog 多种语言；具备常见混合信号设计模块的行为级模型库，其中的模型支持面向实际模块细化设计的参数和行为校准功能，可以实现基于模块实现过程中提取精确的行为级模型， 实现快速高精度的仿真和验证；单一平台支持支持自顶向下以及自底向上的设计流程：对于包含全部设计的单一

38、数据执行一个统一仿真的周期，能够解决仿真器的瓶颈。支持所有设计流程并能够对设计组之间不同设计方法学保持兼容。 单一内核无缝地进行混合仿真；具备常见的行为级模型库： 模型库包含基本的行为级模型源代码，而且能够被用作示例和参考 。 包 含 PLL,A/D, Demodulators ， DS Modulators ，filters ，Modulators, Amp, D/A等基本模块的行为级模型库。支持多种扫描结构的插入，包括全扫描结构，多种可选的部分扫描结构和自动测试点的插入；支持智能化的、层次化的测试逻辑的自动化插1 套1 套1 套1 套入；支持通过密集的基于仿真的测试规则检查来确保高效率的可

39、测性分析；该工具对于百万门级及以上规模的设计， 均可实现快速的扫描链生成；该工具可生成后续ATPG 工具要求的全部SETUP 等设置文件；支持按照预定义的顺序生成扫描链， 从而以更少的迭代实现后端时序收敛；具有集成化的可测性问题的图形化调试工具；支持版图层次上的扫描链单元的次序控制， 以提高测试逻辑插入过程中的时序有效性。24支持对全扫描设计和规整的部分扫描设计自动生成高性能、高质量的测试向量；具有集成化的可测性问题的图形化调试工具，能直接将 violation 信息相关的可测性问题图形化地显示出来，而不需要特殊的电路图符号支持；支 持 多 种 故障 模 型 ： stuck-at 、 togg

40、le ，transition 、critical path 和 IDDQ ，而且不需要多个 license feature去支持不同故障模型的ATPG测试向量生成向量产生；支持多种扫描类型： 多扫描时钟电路， 门控时工具钟电路和部分规整的非扫描电路结构；1 套( 可接受进口产品 )支 持 多 种 测 试 向 量 类 型 ： Basic ，clock-sequential ， RAM-Sequential， clockPO， Multi-load ；支持密集的基于仿真的测试设计规则检查， 保证高质量的测试向量生成；支持 at-speed 测试用的路径延迟测试向量生成；可以针对不同的 ASIC 工艺与测试仪来生成测试向量，支持诸如 WGL 、STIL 、 TITDL 等多种测试仪向量格式。25使用权不少于 3 年。包含版图设计工具、版图设计规则检查工具、层次化版图设计规则检查、交互式DRC 和LVS 工具、物理验证结果观察调试工具、版大学计划图与原理图一致性检查工具、 层次化版图与原50套( 可接受进口产品 )理图一致性检查工具、 大数据量版图观察、 调试工具、寄生参数提取工具、 参数提取规则文件创建工具、混合信号混合语言数模混合仿真工具等。IC 测试、设计验证软件包，包含了存储器测试工具、边界扫描设计工具、可测性分析工具、测试向量生成工具、 跨时钟域分析工具、 形