数字设计基础与运用第3章习题解答

1、1第第 3 3 章章 时序逻辑基础时序逻辑基础习题习题 3 33-13-1 解解 该电路的状态图如图 3-5 所示，为摩尔型电路。输入序列： 1 1 1 0 0 1 0 1状态序列：s0 s1 s2 s2 s3 s4 s5 s5 s1输出序列： 0 0 0 0 0 1 1 0最后一位输入后电路处于 s1状态。3-23-2 解解 该电路的状态表如表 3-5 所示，为米里型电路。输入序列： 1 0 1 1 1 0 1状态序列： a c c d b c c d输出序列： 0 0 0 0 1 0 0最后一位输入后电路处于 d 状态。3-33-3 解解 逻辑符号如图 3-8 所示，真值表如表 3-6 所

2、示，工作波形如图 3-9 所示。3-4 解解 输出波形如图 3-11 所示。表 3-5 xnsn01aa/0c/0ba/0c/1cc/0d/0da/0b/0sn+1/zn表 3-4 snxnzn01s0s0s10s1s0s20s2s3s20s3s4s00s4s0s50s5s5s11sn+100011001101s0/0s1/0s2/0s3/0s4/0s5/11xsi/z图 3-5 qqsr图 3-8表 3-6s rqn+100011011qn01srqq图 3-9cpsr图 3-10qq图 3-1123-5 解解 q 端波形如图 3-13 所示。3-6 解解 q 端波形如图 3-15 所示。

3、3-7 解解 q 端波形如图 3-17 所示。3-8 解解 各触发器的 q 端波形分别如图 3-19(a)、(b)、(c)所示。 3-9 解解 q 端的输出波形如图 3-21 所示。3-10 解解 q1、q0的输出波形 如图 3-23 所示。图 3-221dclkq1q1src11j1kc1q0q0rsxcpd图 3-12jcpk图 3-14q图 3-15q图 3-13图 3-16tcpqq1tc1tcpq图 3-17cpqcpqcpq(a) (b) (c)图 3-191j1kc1qqcpjkrsclrpr图 3-20jcpkprclr图 3-21qclkxq1q0图 3-2333-11 解解

4、 8 进制异步行波加法计数器电路如图 3-24 所示。3-12 解解 4 进制异步行波可逆计数器电路如图 3-25 所示。3-13 解解 5 进制异步加法计数器电路如图 3-26 所示。3-14 解解 8 进制同步减法计数器电路如图 3-27 所示。3-15 解解 4 进制同步可逆计数器电路如图 3-28 所示。图 3-24clk1dq0q0c11dq1q1c11dq2q2c1clk图 3-251j1kc1q0q01j1kc1q1q1=1x1111clk1tq0q0src1111tq1q1src1111tq2q2src111&图 3-26clk图 3-281j1kc1q0q01j1kc

5、1q1q1=1x11图 3-271tq0q0c11tq1q1c11tq2q2c1&1clk43-16 解解 用 7493 构成的 13 进制和 172 进制计数器电路分别如图 3-29 和图 3-30 所示，因为 13=(1101)2，172=1610+12。3-17 分别用 74163 构成 8421bcd 和 5421bcd 加法计数器，并画出全状态图。解解 8421bcd 加法计数器及全状态图如图 3-31 所示，采用同步清 0 方式变模。5421bcd 加法计数器及全状态图如图 3-32 所示，采用预置方式变模。根据 5421bcd码的编码规律，当 qdqcqbqa=0100

6、时，下一个 cp 脉冲应置入 1000；当 qdqcqbqa=1100 时，下一个 cp 脉冲应置入 0000。因此，当 qcqbqa=100 时应使 74163 处于置数状态，即，且预置数。0ld000dqdcba 图 3-30z7493cpacpbr01cpar02cpaqd qc qb qaclk7493cpacpbr01cpar02cpaqd qc qb qa&7493cpacpbr01cpar02cpaqd qc qb qa&clk图 3-29z1174163coclrcpacppcpat qd qc qb qaldd c b aclk1&0000000100

7、100011010010011000011101100101101010111100110111111110图 3-31图 3-3211174163coclrcpacppcpat qd qc qb qaldd c b aclk000111000000010010001101001100101110101001100001010110011111011111111053-18 直接用 74163 级联构成 256 进制同步加法计数器。 解解 256 进制同步加法计数器电路如图 3-33 所示。 3-19 用 74162 构成 2100 进制程控加法计数器。当构成 41 进制计数器时，预置数y 为

8、多少？解解 程控加法计数器如图 3-34 所示。当构成 41 进制计数器时，预置数 y=59 并以8421bcd 码形式输入。3-20 解解 用预置法和清 0 法构成的 6 进制加法计数器及状态图分别如图 3-35 和图3-36 所示。图 3-33 1174163coclrcpacppcpat qd qc qb qaldd c b aclk74163coclrcpacppcpat qd qc qb qaldd c b a11111图 3-34y7 y6 y5 y4 y3 y2 y1 y0 预置数 y1174162coclrcpacppcpat qd qc qb qaldd c b aclk17

9、4162coclrcpacppcpat qd qc qb qaldd c b a1110000 074192cobocpucpd qd qc qb qald d c b a clrclk1&图 3-3500000001001000110100010163-21 解解 7 进制减法计数器电路、计数状态图和工作波形如图 3-37 所示。3-22 解解 用 74193 构成的 14 进制加法计数器和减法计数器电路分别如图 3-38 和3-39 所示。图 3-36 174192cobocpucpd qd qc qb qald d c b a clrclk1&00000001001000

10、11010001010110 074192cobocpucpd qd qc qb qald d c b a clr1clk&图 3-370000000100100011010001010110clkqdqcqbqald图 3-38 174193cobocpucpd qd qc qb qald d c b a clrclk1&1101 074193cobocpucpd qd qc qb qald d c b a clr1clk1&图 3-3973-23 解解 输出使能，低电平有效，优先级最高；oen异步清 0，低电平有效，优先级第 2；clra同步清 0，低电平有效，优先

11、级第 3；clrs异步置数，低电平有效，优先级第 4；lda同步置数，低电平有效，优先级第 5；ldscp时钟信号，上升沿有效； d3d2d1d0预置数输入。该计数器有异步、同步两种不同的清 0 方式和异步、同步两种不同的置方式。该计数器的惯用符号如图 3-40 所示，用它构成的几种 8421bcd 码计数器电路如图 3-41 所示。3-24 用 3-23 题表 3-7 中描述的 4 位 2 进制同步加法计数器构成 256 进制计数器。解解 256 进制计数器电路如图 3-42 所示。图 3-40clraclrsldaldsco q3 q2 q1 q0 oend3 d2 d1 d0 cp011

12、1clk&clraclrsldaldsco q3 q2 q1 q0 oend3 d2 d1 d0 cp0111clk&clraclrsldaldsco q3 q2 q1 q0 oend3 d2 d1 d0 cp0111clk&clraclrsldaldsco q3 q2 q1 q0 oend3 d2 d1 d0 cp00000111clk&clraclrsldaldsco q3 q2 q1 q0 oend3 d2 d1 d0 cp0000图 3-41图 3-42clraclrsldaldsco q3 q2 q1 q0 oend3 d2 d1 d0 cpclrac

13、lrsldaldsco q3 q2 q1 q0 oend3 d2 d1 d0 cpcpcend/uco qd qc qb qa ldd c b a 图 3-4574191max/mincpcend/uco qd qc qb qa ldd c b a &000000clk74191max/mincpcend/uco qd qc qb qa ldd c b a &100101clk93-27 用 74163 和四选一数据选择器构成 1110010010 序列产生器。 解解 序列周期为 10，因此首先需要用 1 片 74163 设计一个 10 进制计数器。又因为要求使用四选一数据选择

14、器来产生序列，因此必须用四选一数据选择器来实现 1 个 4 输入逻辑函数，该逻辑函数的输入即为 74163 的输出变量 qdqcqbqa，该逻辑函数的输出即为所要求的输出序列。利用图 3-47 所示卡诺图，可以求得四选一数据选择器的地址选择变量 a1a0=qbqa，数据输入变量 。序列产生器电路如图 3-48 所示。cdcqdqdqdd0123, 03-28 解解 左侧 74161 只工作在计数方式，从 qd、qc、qb、qa输出可分别得到 clk 的16 分频、8 分频、4 分频和 2 分频信号输出；右侧 74161 可工作在置数和计数两种工作方式，电路按照程控计数器连接，分频次数 n2=1

15、6-y3y2y1y0。（1）此时数据选择器选择 qc输出，n2=16-8=8，因此，输出 z 的频率图 3-460 0 0 0 0 0 0 01174161coclrcpacppcpat qd qc qb qaldd c b aclk74161coclrcpacppcpat qd qc qb qaldd c b a111&1& qbqaqdqc00011110001101010100111010图 3-47图 3-4874163coclrcpacppcpat qd qc qb qaldd c b a1110d3 d2 d1 d0 mux ya1 a0z11&clr10；

16、khzkhzffclkz46425688（2）此时，总的分频次数，有两种具体的分频方案：1282256khzkhzffnzclk方案 1：左侧 74161 8 分频，右侧 74161 16 分频，此时 y5y4y3y2y1y0=100000；方案 2：左侧 74161 16 分频，右侧 74161 8 分频，此时 y5y4y3y2y1y0=111000。（3）要使输出 z 的频率最高，则应两片 74161 的分频次数都为最少，即两片 74161 都为 2 分频，因此 y5y4y3y2y1y0=001110。此时，最高输出频率khzkhzffclkzmax64425622（4）要使输出 z 的频

17、率最低，则应两片 74161 的分频次数都为最高，即两片 74161 都为 16 分频，因此 y5y4y3y2y1y0=110000。此时，最低输出频率khzkhzffclkzmin125625616163-29 解解 有关表达式如下，全状态图如图 3-51 所示。功能：自启动可控 9 进制计数器。x=1 时，保持；x=0 时，计数。 dcaclrq q qbabadcabaldq qq q q q qq q x ptxdcdqq dbcq q0ba0010000000001101011011100101101110110111011110011001001000010110010100101

18、图 3-511010110101110113-30 解解 左移方式的 3 级移位寄存器电路如图 3-52 所示。3-31 解解 用 d 触发器构成的两级双向移位寄存器电路如图 3-53 所示。3-32 解解 修改后的电路如图 3-54 所示。当 z=0 时，上端 74198 处于保持状态；当z=1 时，上端 74198 处于置数状态，将下端 74198 的并行输出保存到该 74198 中。3-33 解解 首先外加一个宽度适中的正脉冲，使 74198 因 m1m0=11 而工作于置数方式，从而启动电路工作。第 1 个 clk 脉冲到来时，将 7 位并行数据 d6d5d4d3d2d1d0置入 74

19、198的 qbqcqdqeqfqgqh，同时将标志 0 置入 74198 的 qa中，y 端串行输出 d0。启动脉冲结束后，m1m0=01，74198 工作于右移方式。在接下来的第 27 个 clk 脉冲到来时，74198 一直右移，使 d1d6依次从 y 端输出。第 7 个 clk 脉冲到来后，标志 0 移入到 qg，与门输出高电平，q2q21jc11kq0q01jc11kq1q11jc1c1q1q11dc1q0q0xclkz图 3-67图 3-66q01dspard3 muxd2 d1 d0 a1 a0ymux d0y a0 d1引脚来自与阵列去与阵列olmc23olmc23qclk00q

20、q1abcdadq163-46 解解 cpld 有阵列扩展型和单元型两种电路结构，习惯上称为 fpga 的器件属于单元型结构。3-47 解解 主动配置即主动重构，在这种配置方式中，是由 pld 器件本身来控制配置过程的；而被动配置即被动重构，在这种配置方式中，是由微机来控制配置过程的。3-48 解解 xc9500 系列 cpld 器件采用 flash 编程工艺和 isp 编程技术。3-49 解解 fb 中包含可编程与阵列、乘积项调配电路和宏单元 3 部分，其中，可编程与阵列用于产生乘积项；乘积项调配电路用于再分配乘积项；宏单元用于改变电路的输出结构。3-50 解解 flex1ok 系列 cpl

21、d 器件采用 sram 编程工艺和 icr 编程技术，它主要由逻辑阵列块 lab、嵌入式阵列块 eab、io 单元 ioe 和快速通道互连 fti 等 4 部分组成。其中，lab 用于实现一般逻辑功能，eab 用于实现存储功能，ioe 用于实现输入、输出功能，fti用于各单元的快速互连。3-51 解解 pld 器件的开发过程一般包括以下 4 个阶段：设计输入，编译处理与仿真，器件编程（下载） ，器件测试。自测题自测题 3 31. (30 分)完成下列各题：解解 （1）内含存储器件，存在输出到输入的反馈，电路具有记忆功能；（2）米里型电路的输出表达式与外部输入 x 有关，而摩尔型电路的输出表达式

22、与外部输入无关；米里型电路的状态表中输出 z 与次态列在一起，而摩尔型电路的状态表中输出 z 单独列出；米里型电路的状态图中输出 z 与输入 x 一起位于向线旁，而摩尔型电路的状态图中输出 z 位于状态圈中。（3）j1nk1n栏的激励依次为 0，1，0，1；t0n栏的激励依次为 1，1，1，1。（4），因此。nnnnnnnnnnqdqddqkqjq1dkdj,（5）电路如图 3-68 所示。（6）。) 11(, 1,121000niqqqqkjkjclkcpiiiiiclk1dq0q0c11dq1q1c11dq2q2c1图 3-6817（7）8，16，15。（8）8k8 位。（9）gal 器件

23、采用与或阵列结构。gal22v10 的 olmc 有低有效组合输出、高有效组合输出、低有效时序输出、高有效时序输出等 4 种组态方式。（10）isp、icr 的相同之处是它们都可以在电路或系统中对 pld 器件编程。不同之处在于，isp 编程在计算机主导下进行；而 icr 编程既可以在计算机主导下编程，也可以由 pld 器件本身主导编程。2. 解解 （1）与输入波形对应的 q1、q0波形如图 2 所示。 （2）该电路为同步时序电路。（3）该电路实现移位寄存器功能。3. (15 分)某同步时序逻辑电路的状态表如表 3-11 所示，试画出其状态图。如果电路的初始状态为 a，输入 x 序列为 010101001，试求其状态序列和输出序列。最后 1 位输入后，电路处于什么状态？解解 状态图如图 3-71 所示。输入序列 x： 0 1 0 1 0 1 0 0 1状态序列 s：a a b c d e d e a b输出序列 z： 0 0 0 0 1 0 1 0 0最后 1 位输入后，电路处于 b 状态。4. 解解 。khzkhzfz475100100如果要实现 68 分频，预置数 y=100-68=32=(00110010)8421b