集成电路课程设计报告张恺

1、集成电路设计原理课程设计报告设计题目： x546版图提取和电路分析 学 号： 120260230 姓 名： 张 恺 指导教师： 韩 良 哈尔滨工业大学（威海）电子科学与技术系2015-8-1目录第1章 课程设计的要求11.1 课程设计的目的11.2 课程设计的要求1第2章 课程设计的内容22.1 基本内容22.2 扩展部分2第3章 课程设计的步骤33.1 前期准备33.2 版图提取43.3 LVS53.4 电路仿真与分析83.5 版图绘制11第4章 课程设计的心得14第1章 课程设计的要求1.1 课程设计的目的n 掌握较大工程的基本开发技能n 培养运用Cadence工具进行硬件开发的能力n 培

2、养集成电路设计的基本能力1.2 课程设计的要求n 掌握集成电路典型制造工艺流程及其所需的光刻掩膜版，以及每块光刻掩膜版的作用，能够识别集成电路版图；n 掌握集成电路性能与电路结构和器件尺寸之间的关系，能够正确分析和设计电路，学会电路图录入和电路模拟软件（spice）的使用；n 掌握集成电路性能与版图布局布线之间的关系，能够合理进行版图规划；n 掌握集成电路版图设计规则的含义以及消除或减小寄生效应的措施，能够正确设计集成电路版图，学会版图录入和版图设计规则检查（DRC）软件的使用；n 学会电路与版图一致性检查（LVS）、版图参数提取（LPE）及版图后模拟软件的使用。第2章 课程设计的内容2.1

3、基本内容n 版图提取根据所给电路的版图信息，提取出电路原理图。n LVS验证提取到的原理图与版图信息的一致性，确保版图提取正确。n 电路分析根据提取出的原理图，简单分析电路完成的功能。n 仿真运行Cadence软件自带的仿真功能，对提取出的原理图做功能仿真，验证电路的功能。n 绘制版图将原有版图中所有元器件的参数尺寸缩小一倍，重新绘制版图。n DRC版图规则校验，确保版图绘制符合所用工艺的要求，确保版图的规则性。n 版图后LVS重新编辑原理图，将所有的元器件参数尺寸缩小一倍，然后对新绘制的版图和原理图进行LVS校验，确保版图电路的一致性。2.2 扩展部分n 版图参数提取LPE从生成的版图中提取

4、关键参数，例如寄生电容、耦合电容以及电路延迟等，从而进行更精确的仿真。n 版图后仿真版图设计完成以后，将寄生参数、互连延迟反标到所提取的电路网表中进行仿真，对电路进行分析，确保电路符合设计要求。第3章 课程设计的步骤3.1 前期准备开发平台的安装与设置：安装VMware虚拟平台，在VMware界面下点击“打开虚拟机”，打开已存在的Red Hat Linux系统，如图3-1所示。图 3-1 运行VMware10图 3-2 打开虚拟系统Linux按照图3-1和图3-2所示运行VMware10并加载虚拟系统Linux，而后点击“开启此虚拟机”启动Linux系统，后续的工作就从这里展开。3.2 版图提

5、取l 运行Cadence工程软件，找到所要提取的版图文件并打开$ cd kecheng$ icfb&弹出的如图3-3所示对话框，点击Tool->Library Manage，按照如下方法找到版图文件并打开。图 3-3 打开版图文件而后会看到如图3-4所示的版图文件。图 3-4 版图信息按照从上到下，由左至右的原则，“开闸放水”，开始提取电路原理图。新建一个原理图文件：在Library Manage 对话框下，点击File->New->Cell，按照如图3-5所示新建文件，文件名为x546，文件类型为Schematic文件。图 3-5 新建Schematic文件按照版图

6、信息提取电路，如图3-6所示。图 3-6 电路提取当电路提取完成之后，点击工具栏下的Design->Check and save选项，检查电路连接是否正确并保存，若电路连接有错，会用亮点在电路图中显示出来，修改错误再次检查，直至无误。3.3 LVS电路提取完成后，接下来开始做LVS版图电路一致性检查，LVS需要用到的三个文件：.cdl文件：电路图网表信息.gds文件：版图信息.rul文件：工艺文件下面依次获得上述三个文件：l 导出.cdl文件打开icfb对话窗，点击File->Export->CDL，弹出如图3-7所示对话窗。图 3-7 导出.cdl文件点击Library B

7、rower，找到提取到的电路图文件，双击选中。修改Output File，这里假设为x546.cdl。修改Run Directory，本次试验是在/kecheng/LVS3目录下进行LVS检查，所以运行路径也要保持一致。配置好选项后，点击左上角的OK按钮开始导出.cdl文件。如果导出.cdl文件失败，在该目录下的si.log文件中可以查看失败的原因，按照错误提示修改配置就可以了。成功导出.cdl文件后，启动vi编辑器修改.cdl文件，在*.CAPVAL后添加如下代码：*.equiv N=NM P=PM至于为什么这么添，和用到的工艺文件有关，不做详细解释。注：.cdl文件导出成功后，会在对应目录

8、下产生x546.cdl文件。l 导出.gds文件打开icfb对话框，点击File->Export->Stream out，弹出如图3-8所示对话框。图 3-8 导出.gds文件点击Library Brower按钮，在弹出的窗口中找到自己的版图（这里是x546）并双击选中后即可关闭弹出窗口，回到Stream Out窗口，修改Run Directory和Output File选项，按照图3-8所示修改。设置好以上参数后，点击左上角的OK按钮开始导出.gds文件。l 拷贝.rul文件进入到/home/iccad/kecheng/techfile，找到lvs.rul文件并拷贝到/LVS3目

9、录下：$ cp rf lvs.rul ./LVS3然后用vi编辑器按照图3-9所示修改.rul文件。图 3-9 修改.rul文件到此，LVS检测所要用到的三个文件都已经搞定，接着就可以开始进行LVS了。$ cd LVS3/进入到LVS3目录下$ LOGLVS/启动LVS$ cir x546.cdl/编译.cdl文件$ con x546/转换文件格式为XDL，x546是所制电路原理图的文件名$ x/退出$ PDRACULA$ /get lvs.rul/加载工艺文件$ /f$ ./ /开始LVS检测$ vi lvs.lvs /查看LVS结果如果lvs.lvs文件如图3-10所示，提示”SCHEMA

10、TIC AND LAYOUT MATCH”，则表明版图和原理图信息是一致的。图 3-10 LVS检测通过否则表示版图信息和电路原理图有差异，根据lvs.lvs文件中的错误提示对原理图做出修改，直至LVS检测顺利通过。3.4 电路仿真与分析LVS检测顺利通过后，就可以进行电路仿真了，然后根据输出波形分析电路功能。l 微调电路原理图将原先电路中的电源（vdd）和地（gnd）换成PIN中的VDD和VSS，如图3-11所示。图 3-11 微调后原理图l 添加仿真库和激励源点击左上角的Tools->Analog Environment，弹出如图3-12所示窗口。图 3-12 仿真环境设置点击Set

11、up->Model Libraries ，添加如图3-13的仿真库。图 3-13 添加仿真库点击Setup->Stimuli ，弹出图3-14对话框。图 3-14 添加激励源添加两个直流源VDD和VSS，其中VSS的添加如图3-15。图 3-15 添加直流激励源添加四个脉冲源（交流源），其中K的添加如图3-15。图 3-16 添加脉冲激励源l 设置仿真时间点击Analyses->Chooses，弹出如图3-17所示对话框。图 3-17 设置仿真时间同时，添加静态分析，点击窗口中的dc选项，选中DC Analysis，然后点击左上角的OK按钮保存设置。l 添加输入输出信号到波形

12、文件点击Outputs->To Be Plotted->Selected On Schematic，在原理图上选中所有的输入输出信号到波形文件，添加之后如图3-18所示：图 3-18 添加输入输出信号到波形文件l 所有参数都设置好之后，点击右下角的Netlist and Run，开始仿真。得到如图3-19所示波形文件。图 3-19 仿真波形l 功能分析根据波形文件，再结合由MOS管级电路化简得到的门级电路可知，该电路完成的功能是：时钟上升沿触发的、带异步低电平复位的JK触发器。3.5 版图绘制按照要求是要将原来版图中的所有元件的尺寸缩小一倍，重新绘制版图，由于我的版图过于复杂，所以

13、我画的是x000反相器的1:1版图。l 新建版图文件打开icfb窗口，点击菜单栏下的Tools->Library Manager，在弹出的对话窗中点击File->New->Cell View，在库文件buffer下建立新的版图文件，按照原来版图尺寸的一半绘制新的版图文件。新绘制的版图文件如图3-20所示。图 3-20 绘制版图文件本次试验采用的是TSMC的.25m工艺，所以在绘制版图的时候，要注意以下几个要求：n 栅与栅之间的距离>= 0.36umn 栅与有源区之间的距离>= 0.14mn 栅与连接孔contact之间的距离>= 0.22mn 栅伸出有源区的

14、长度>= 0.30mn 管子之间的距离>= 0.40mn 有源区之间的距离>= 0.40mn 有源区与连接孔contact的间距>= 0.15mn 有源区与井之间的距离>= 0.60mn 井与PIMP之间的距离>= 0.23mn 连接孔与金属线metal之间的距离>= 0.09mn 金属线metal与metal之间的距离>= 0.32mn 有源区与PIMP之间的距离>= 0.26mn N有源区和P有源区之间的距离>= 0.40ml DRC和LVS为了保证新绘制的版图的正确性，要进行版图DRC校验和LVS版图电路一致性检测。LVS检测的

15、步骤和之前的一样，此处不再赘述。DRC校验也很简单，单击版图窗口菜单栏下的Verify->DRC，在弹出的窗口中正确填写Rules File，而后点击左上角的OK按钮进行DRC校验。校验结果如图3-21所示，没有一处高亮显示的地方，则表明版图绘制符合工艺要求。图 3-21 DRC校验结果版图校验完成后，再次进行LVS检测，保证版图和电路信息的一致性，如图3-22所示表示LVS检测顺利通过。图 3-22 新制版图LVS结果第4章 课程设计的心得经过这次集成电路课程设计的实践与学习，感觉自己的收获很大，相比较于以往在教室里听老师传授给我们知识，课程设计这种形式自主性与能动性更强，很大程度上提高了我的自主学习能力，一边回顾老师课上所讲授的内容，一边自己上网、或是去图书馆查阅资料等多种形式的学习方式，让我体验到了自主学习的乐趣，而且，当眼前所面临的一个又一个难题被解决时，心中油然而生出极大的成就感。再来说一下我整个课程设计的经历，起初刚刚拿到题目的时候我是很茫然的，对于Linux系统环境下的Cadence硬件开发平台完全不了解，更是从未涉及过从版图到电路的提取、检验、仿真分析等等的这些工作。但慢慢的，我大致了解了集成电路设计的软件流程，熟悉了版图绘制的技巧和注意事项，以及如何从