嵌入式系统最小系统硬件设计

1、通信课程设计嵌入式系统最小系统硬件设计2010-10-3目录引言2嵌入式最小系统 2SEP3202简述3最小系统硬件的选择和单元电路的设计 3（一）电源电路3（二）晶振电路5（三）复位及唤醒电路 5（四）存储器61. FLASH存储72. SDRAM 8（五）串行接口电路设计 8（六）JTAG模块9（七）扩展功能（LED 10参考文献11引言嵌入式系统是以应用为中心，软件硬件可裁剪，适应应用系统对功能、可靠性、成本、体积、功耗等综合性严格要求的专用计算机系统。本文主要研究了基于SEP3202 （内嵌ARM7TDMI处理器内核）的嵌入式最小系统，围绕其设计出相应的存储器、总线扩展槽、电 源电路、

2、复位电路、 JTAG UART等一系列电路模块。嵌入式最小系统根据IEEE的定义，嵌入式系统是：控制、监视或者辅助装置、机器和设备运行的装置。这主要是从应用上加以定义的，从中可以看出嵌入式系统是软件和硬件的综合体，还可以涵盖机械等附属装置。不过上述定义并不能充分体现出嵌入式系统的精髓，目前国内一个普遍被认同的定义是： 以应用为中心、以计算机技术为基础、软件硬件可裁剪、适应应用系统 对功能、可靠性、成本、体积、功耗严格要求的专用计算机系统。嵌入式最小系统即是在尽可能减少上层应用的情况下，能够使系统运行的最小化模块配置。以ARM内核嵌入式微处理器为中心，具有完全相配接的 Flash电路、SDRAM

3、电路、JTAG电路、电源电路、晶振电路、复位信号电路和系统总线扩展等，保证嵌入式微处理器正常运 行的系统，可称为嵌入式最小系统。对于一个典型的嵌入式最小系统，以ARM处理器为例，其构成模块及其各部分功能如图1所示，其中ARM微处理器、FLASHED SDRAM模块是嵌入式最小系统的核心部分。微处理器一一采用了 SEP3203电源模块一一为 SEP3203内核电路提供2.5V的工作电压，为部分外围芯片提供3.3V的工作电压；时钟模块（晶振）通常经AR岫部锁相环进行相应的倍频，以提供系统各模块运行所需的时钟频率输入。32.768kHz给RTC和Reset模块，产生计数时钟，10MHz作为主时钟源；

4、Flash存储模块一一存放嵌入式操作系统、用户应用程序或者其他在系统掉电后需要保 存的用户数据等；SDRAM模块为系统运行提供动态存储空间，是系统代码运行的主要区域；JTAG模块一一对芯片内部所有部件进行访问，通过该接口对系统进行调试、编程等， 实现对程序代码的下载和调试；UART模块一一用于系统与其他应用系统的短距离双向串行通信；复位模块一一实现对系统的复位；系统总线扩展一一引出地址总线、数据总线和必须的控制总线， 便于用户根据自身的特定需求，扩展外围电路。SEP3202 简述SEP3203处理器内嵌由英国 ARM公司提供的ARM7TDMI处理器内核，整个芯片可以运 行在75MHz。集成了支

5、持黑白，灰度，彩色的LCD控制器；多媒体加速模块，用于提供多媒体处理定点矢量乘加的计算能力；支持低成本的NAND Flash控制器并可从其直接启动；支持多种外存类型：SRAM, NOR Flash SDRAM;支持实时钟（RTQ ;支持四通道的定时器和两通道的PWM;支持用于连接触摸屏通讯的SPI协议；支持两个 UART控制器，其中一个支持红外传输；支持USB1.1 Device控制器用于PC与移动终端之间的高速信息传输；支持MMC/SD卡控制器，用户可以扩展系统的存储能力和外设功能；支持兼容AC97协议的控制器，用于音频文件的播放和录制。SEP3203处理器内嵌20KByte零等待的静态存储

6、器（SRAM）,用于多媒体处理时的核心代码与数据的存放，用户也可以将操作系统的核心 代码或LCD帧缓存存放在该处理器中，用于提供更高的性能和更低的能量消耗；6通道DMA控制器，为用户提供了高速的数据传输通道。为了支持低成本的系统方案，SEP3203支持外部32位/16位数据总线，结合 ARM提供的Thumb指令集，将大大降低系统成本和功耗， 考虑到Nand Flash的成本优势，SEP3203处理器提供专用的 Nand Flash控制器，并支持系 统直接从Nand Flash启动。SEP3203处理器采用LQFP176封装形式（针对用户需求，我们 还可以提供BGA封装的版本）。最小系统硬件的选

7、择和单元电路的设计（一）电源电路电源电路的好坏，直接影响应用系统的稳定性、可靠性、功耗、成本及电池寿命和可靠 性。电源系统的总体架构如图所示:3 / 12TP1VCC5VCC5DC5V5当电池电量充足时，由电池供给整个系统用电，当电池电量不足时，由方面对电池充电，另一方面供给真个系统。主要包括以下几个部分:3.3V5V 的 DC-DC转换器,VCC5C2 +10uF2.5V5V 的 DC-DC转换器,5V输入电源一给 SEP3203及其他需要3.3V电源的外围电路供电。TP2给 SEP3203芯片内核电路供电。10UF+ C5R110K+ C1上电顺序为3.3V 2.5VK1rESeT3.3V

8、较晚些的上电时间，时间设为约5V - 2.5V转换电路加连琛»RC延迟网络，可获得比11 10ms。U2-10KCC5R4 10KVCC3:MCLK32VCC5jU2_D1IN D1OUT D2IN D2OUT D3IN D3OUT12*34567* VCC3LCD40 69-世&14必1312111098.C6Q.kF010.1uF_8 VCCD6IND6OUTD5IND5OUTD4IN：rD4OUTVCC2468101214161820VCC3GNDGNDGNDGNDGNDGNDGNDGND1BOOTn FR'2R130_07PBRSTBOOT3 25； TDS1

9、匚3 3VCORER6：2g30kPA10TOLRSTSW DIP-2R7STGND22MR13 1KY1DS12 32LPS4 / 12Q13 RESET32.76 8KHZGBOOTnFBOOT32BOOT MODE00NorFlash 1 6 bi01NorFlash 3 2 bi10NandFlash 16 b11NandFlash 32 bttititVCC5R1210KC3 15pF90 14TitleC415pF10X2D1电源电路中使用了大量的去耦电容,U1VIN DACC3R510KR130TP1IN4148VOUTAMS11 1BOOT3 2VCC5betw een the

10、mVCC3GNDGNDVCORE 时，每个芯片的电源引脚和地蛹都连接了这样的去耦电容,1R3工作。0 NP17 2.5+ C2R2D2用于滤除交流成分， 使输出的直流电源更平滑。TP?以防止电源噪声影响元件正常TP2.5VLE D R晶振电路为微处理器及其他电路提供工作时钟,晶振电路分别为微处理器及其他电路提供工作时钟,Reset模块，产生计数时钟,10MHz作为主时钟源。VCC3U2CD40 69CLK32C315 pF是系统必须的重要电路。本系统用两个32.768kHz给RTC （实时时钟电路）和电路图如下。其中CD4096是非门。（三）1234R6R7VCC5C210uFD1IN 匚VC

11、C1OUC2IN- I2OLT. D3IN 匚3OUND4322D6IND6OUTD5INfD5OUT_D4IN.D4OUT0kMY132.76 8KHZU1VDA复位及唤醒电4CM1084SVou tVCC3C425pFC3R21K547 0uFR92MY2VCC310M HZVCC3TP2C515 pF3V REDC615pFVCC3在应用系统中，复位电路主要完成系统的上电复位和系统在运行时用户的按键复位功能。SEP32028 中的外接的术规则VCC3VCC3VCC3WAKEUPMAC_RESET MAC_INT nCSD VCC3 nOE nCSC A4 A5

12、A6 A7 A8 A9 A11 A15 A17 A19 VCC3R-B FCLEnFCE nFWEnWP TXD1 RXD1D1D3D5VCC3D7D9JP1D3Reset方案主要是产生整个系统工作需要的12resets wakeup信号进行规则化，避免误触发。外围硬件复位电路如图所示:A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15A16A17_篇亥复搬电路的工作原理如节;A20A19eA1A2A3A4A5A6A7A8A9A10A11A12A13A14A15A16A17B1B2B2B4B5K1B6B7RESET B8B9B1G| B11B12B13B14B15B16B

13、178：B19B1B2B3B4B5B6B7B8B9B10B11B12B13B14B15B16B17VCC3R5 10KGNDGNDGNDRESE TPA0HOST_ WAKE+FHOST_ INT|PWM1PA10GNDA3A2A1A0A14A13A100UFReset信号,D3IN4148RESETD4IN4148的电2压未St到高电平的门限电崖肘,A22A22B22端思电压媛到高电平的门限电圜寸,A25A26A27A28A29A30A25A26A27A28A29A30VCC5B25B26B27B28B29pbrstU2佛统上电时代通过电阻B20B21B22B23B24B25B26B27B2

14、8B29VCCB30A31A32A33A34A35A36A31A32A33A34A35TD B31B32tolB33B34B35GND处理wakeup信号，对ESETR5向电容 C5充电，当C5两端A18RESETAl为低电平，系统处于复位状态；当INT15，CC'reseTALE输出为高电平，系统进入正常工作。当用户按nFRE nW / 120.1uFRXD0TXD0D0S1C5两B31Ro9RSTB32B33B34RSTB35B36D2D4D6GNDD8D10SWDIP-2R13R-BFCLEFALE nFCE nFRE nFWEVCOREGNDVDDPLVDDPLGNDPGNDP

15、VCC3GNDXOUTXINC2 +ViD VoutA1K5D2123V RED7 / 1210K 10K 10K 10K 10KJP310uF470uF下按钮K1时，C5两端的电荷被释放掉，RESE酬输出为低电平，系统进入复位状态，再重复以上充电过程，系统进入正常工作状态。其中具体参数为：复位响应点电压（+2.9 3.00V），复位时间（140560ms ），有效复位条件（1V）,并且支持手动复位功能。除此之外，我们还增加了一个watchdog时C3,用于监视系统状态，防止系统锁死。使能watchdog功能以后，需要软件周期性复位，以避免该模史产生中断或者复位。设计该模块我们用到了芯片DS1

16、232LPS dS#232LP/DS1232LPST虹款低功耗的MicroIN41481Monitor芯片，用于监视微处理器控制系统的三个关键条件:1电源、软件运行和外部故障。 2reset 1首先，DS1232LP/DS1232LP瞄确商温度补偿电路用于监视Vcc状态eset旦检测到主电源失效，DS1232LP/DS1232LPS务产室一个掉电中断信号：Huf强制将处理器重置为有效状态。当VccRESETIN4148回到电压容差范围，重置信号至少保持250ms的有效状态，以便恢复供电和保持处理器稳1定。当软件没有对 watchdog进行服务时，会产生 timeout2事件，通过配置中断使能寄

17、存器3中的中断位和reset请求位可以产生中断和reset请求，如果需要屏蔽也可以通过配置这两位来获得（默认情况为屏蔽）。其电路图如下：VCC5VCC5U2SW1C60.1uFJP2i12VCCPBRST34S1TDsW-Dp ST 62468101214161820VCC3GNDGNDGNDGNDGND GND GND GND GNDCON2TOLRSTC1STGND722X1R12K R131KF1FUSE5VRESETD11 90141 Q1SW DIP-2 +PA10DER 10X2VCC5DS1232LPS22uF 25VTP1VCC5R1210K225V REDTitle因为SEP

18、3203芯片有四种工作模式，即slow、normal、idle、sleep。为了帮助系统从SizedleNumber模式或sleep模式中恢复过来，建立完善的、有效的唤醒机制是必须的，这将从硬件上保证 系统不会瘫痪。34R3330BDate:File:526-Sep-2010C:Documents and SettingsOwrWAKEUPVCC31K2R4301WAKEUPC4+10uF（四）存储器存储器是计算机硬件系统中用于存放程序和数据等二进制信息的部件，是计算机的记忆从一个存储单元读出或写入数据的时部件。CPU根据地址访问存储单元，读出或写入数据。VCC3R7 R8 R9 R10 R1

19、1间称为读写时间，两次读/写操作之间的间隔称为存取周期，这两项是衡量存储器存取速度 的指标。本次试验，我们所选取的 FLASH以及SDRAM的芯片如下所示：型号描述W986416EHSDRAM 64MbitTE28F160NorFlash 16M bit1. FLASH 存储FLASH即为闪存，有许多种种类，从结构上分主要有and、nand、nor、dinor等，其中nand和nor是目前主流的类型，在嵌入式系统中，一般用FLASH来存放需要永久保存的程序和数据，掉电后不会丢失。而用SDRAM来存放系统运行时的数据，掉电后则消失。综合各方面的性能，nand flash更优，它拥有较快的擦除和写

20、入速度（大多数的写入操 作需要先进行擦除操作）；在更低的成本上获得更大的容量；它的每个块最大擦写次数是 100万次，远高于nor的10万次，拥有更长的使用寿命；并且 nand的擦除单元（nor的擦 出块单元为64128KB, nand的擦除块单元为832KB）更小，相应的擦除电路更简单。但是在nand flash中，位反转的问题更加严重， 在使用nand闪存时必须同时使用 EDC/ECC 算法来确保其可靠性，并且nand器件中的坏块是随机分布的，如果通过可靠的方法不能进行坏块扫描，则将导致较高的故障率。与此同时，nor闪存的连接方式类似于其他存储器，并可以直接运行代码，而不像nand器件上始终

21、必须进行虚拟映射。并且在nor器件上运行代码不需要任何的软件支持，在进行写入和擦除操作时，nor器件所需要的 MTD （闪存技术驱动程序）相对较少，驱动程序还可 用于对DiskOnChip产品进行仿零点和闪存管理，包括纠错、坏块处理和损耗平衡。虽然nand的性能较好，但是 Nor Flash带有SRAM接口，有足够的地址引脚，可以很容 易的对存储器内部的存储单元进行直接寻址。在实际的系统中，可以根据需要选择ARM处理器与Nor Flash的连接方式。nor的操作最更加方便，电路也更为简易易懂，因此本次试验 我们选择了 nor型的闪存。其电路图如下所示：8 / 122. SDRAMSDRAM是对

22、bank结构，例如在一个具有两个 bank的SDRAM的模组中，其中一个 bank 在进行预充电期间，另一个bank则马上可以被读取，这样可以大大提高存储器的访问速度。在SDRAM芯片中一般会有实现 bank选择的引脚，用于实现多个 bank的选择。目前常用的SDRAM为8bit/16bit数据宽度、工作电压一般为3.3V,主要生产厂商为Micron、HynixI、Winbond等，若同类器件具有相同的电气特性和封装形式可通用。但在使D用SDRAM时要注意ARM芯片是否具有独立的 SDRAM的刷新控制逻辑，若有可直接与SDRAM 接口，若无则不能直接与 SDRAM连接。实验中选用 Winbon

23、d公司的64Mbit的SDRAM W986416EH 。其读写速度都高于SEP3203芯片的典型工作时钟 75MHz ,从而消除了存储器访问瓶颈。SDRAM通过对电容的充放电完成存储操作，但因电容本身有漏电问题，所以内存中的 数据要持续不断地存取，存储在SDRAM中的数据必须不断地刷新以保持数据的完整性，否则数据将会丢失。通常使用特定的刷新电路来对SDRAM中存储的数据进行刷新工作。VCC3VCC3VCC3U4C3010uFC310.1uF3 91 3 94 4D15D14D13535150CCQQQQCCCCCCVVNCCCCV VV NC CdQ|5VDQ14VSSU5-VCC3 _C32

24、10uF331uFD1248CCQQQQ厂tKcccCCCD11D104745D9D8D7444213D6D5D411108DQ13DQ12DQ11DQ10DQ9DQ8DQ7DQ6VSSVSSVSSQVSSQVSSQVSSQD3D2D1D0DQ5DQ4DQ3DQ2DQ1DQ0A0232841546124652A1A2A3242526A0A1W9812 16BH-6A4A52930A2A3A4A6A73132A5A6NC40A8A93334A7A8NC36SD-A1022A1135A9A10/APA11DQM139DQM015UDQMLDQM#qSSE#10KeAAESSSLkRCW CBBCC

25、D3153D3051DQ1528D2950DQ14VSS4D2848DQ13VSS5D2747DQ12VSS6D2645DQ11VSSQ1；D2544DQ10VSSQ4D2442DQ9VSSQ5D2313DQ8VSSQD2211DQ7D2110DQ6DQ5D208D197DQ4DQ3D185D174_DQ2DQDQ0W981216BH-6A124A0Ah25A1A326A2A429A3A4A _31A540A6NCA7A 333A736A934A8NCA9AddA10/APA11ccwcUDQMLDQMVVVCCCCS S#匕 ES S # 1 0 K E A AE S S S L KRCWC

26、BBCC816112831SDCLK 丁与nSDCAS nSDWESDCLKnSDRAS nSDCAS nSDWEnCSEA14A13 SDCLK nSDCKE图1-3 两片SDRAM连接（五）串行接口电路设计UART通用异步收发器，是处理器总线与串行线接口的外围设备。对于主机系统而言,UART就像一个能读取和写入的 8位输入和输出端口，任何时候，对于主机要发送的数据,它只需要以字节格式把这些数据发送到A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15A16A17A18A19242322212019188765432148171615A0A1A2A3A4A5A6A7A8A

27、9A10A11A12A13A14A15A16A17A18A19DQ0DQ1DQ2DQ3DQ4DQ5DQ6DQ7DQ8DQ9DQ10DQ11DQ12DQ13DQ14DQ15313335384042443032343639414345D0D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15UART,当A1A2A3A4切12A7A8A9A10A11A12A13A14A15A16A17A18A19UART 从，24 2322212019188765432148171615A0A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15A16A17A18A19DQ0DQ1

28、DQ2DQ3DQ4DQ5DQ6DQ7DQ8DQ9DQ10DQ11DQ12DQ13DQ14DQ15令串行装置接收数据时，它31 D1733 D1835 D1938 D2040 D2142 D2244 D2330D2432 D2534 D2636 D2739 D2841 D2943 D3045 D31把这些数据临时缓存在它的FIF。中，然后通过内部寄存器位或通过一个硬件中新信号向主机指示这些数据的可用性。UART收发字符位数是可配置的，可以是58位。在发送时，数据从数据总线上写入32个字符深度的发送 FIFO,然后再被送入移位寄存器，转换成串行数据，从TXD引脚输出。在接收时，数据从 RXD引脚串

29、行的接收，先送入接收移位寄存器，然后再送入32级半字长深度的FIFQ接收FIFO和发送FIFO都具有可屏蔽的可用软件配置触发沿的中断，当 FIFO 中的数据量达到预先设定的数据量时，可发出中断。同时，接收 FIFO和发送FIF。都可以请 求 DMA。SEP3203提供了串行接口，使用RS-232标准接口，近距离通信系统中可直接进行端对端的连接，但由于SEP3203系统中LVTTL电路的逻辑电平与 RS-232标准逻辑电平不相匹配， 二者间要进行正常的通信必须经过信号电平转换，本系统使用MAX3221电平转换电路，以RS-232标准9芯D型接口为例，要完成最基本的串行通信功能，只需要RXD （数

30、据接收）TXD（数据发送）和 GND （地）端即可。串行接口电路如图所示：（六）JTAG模块JTAG（ Joint Test Action Group ）是测试联合行动组的简称。该委员会制定基于串行接口的测试标准一一IEEE114以这个标准描述了一个用于数字电路引脚信号电平访问和控制的5引脚串行协议，并扩展到测试芯片的电路上。在JTAG边界扫描测试接口的一般结构中，核逻辑与引脚之间的所有信号都被串行的扫描路径截取。在正常工作模式下，扫描路径能将逻辑核连接到引脚上；在测试模式下，扫描路径能够读取原始数据并以新的数据代替。支持这个测试标准的芯片必须提供 5格专用信号接口 ： TMS（测试模式选择）、TCK（测 试时钟）、TDI（测试数据串行输入）、 TDO （测试数据串行输出）。以及可选引脚 TRST（测 试复位，低电平有效）。JTAG主要应用于：电路的边界扫描测试和可编程芯片的在线系统编程。目前大多数ARM器件支持JTAG协议，标准JTAG接口是4线。通常所说的JTAG大致分两类，一类用于 测试芯片的电气特性，检测芯片是否有问题；一类用于Debug； 一般支持JTAG的CPU内都包含了这两个模块。JTAG测试允许多个器件通过 J