VLSI电路与系统资料实用教案

1、4.2 基本单元(dnyun)的分类 在静态同步ASIC中，基本单元用于组成(z chn)分层结构的设计。这些基本单元可以分类如下： 1基本逻辑单元 包括反相器、“与”、“或”、“异”、“与非”、“或非”、“同”、“与或非”、“或非与”、三态缓冲器和触发器。 2基本组合逻辑单元 包括传输门、多路选择器、译码器、比较器、编码器。 第1页/共44页第一页，共45页。 2基本组合逻辑单元 包括传输门、多路选择器、译码器、比较器、编码器。 3. 基本存贮单元 包括各类边缘敏感(mngn)触发器。 4基本时序单元 包括位移寄存器、计数器、桶形移位器、状态发生器。 5. 数据调整单元 包括加法器、乘法器。

2、 第2页/共44页第二页，共45页。4.3 CMOS组成(z chn)的基本单元 4.3.1“与非”、“或非”和“与或非”门 2输入端的(dund)“与非”门电路及符号示于图中 第3页/共44页第三页，共45页。 2输入(shr)端的“或非”门示于图中 第4页/共44页第四页，共45页。 最值得注意的一种(y zhn)是“与或非”门电路，它示于图4-8中 它的电路非常简单，但应用很广泛。 第5页/共44页第五页，共45页。4.3.2 译码器、比较(bjio)器和多路选择器 译码器、比较器构成(guchng)同步系统、控制系统和时序设备中基本的控制元件。 译码器进行静态的固定值比较。 比较器则进

3、行寄存器与寄存器之间的可变值的比较。 第6页/共44页第六页，共45页。 译码器是一个能够识别给定输入状态的电路，它主要有下列几种： 1 1单态译码器：只识别一种输入状态。 2. 2. 多态译码器：能识别几种输入状态。 3. 3. 全态译码器：它有分开(fn ki)(fn ki)的输出线，分别对应于2n2n个可能输入状态之一, ,其中n n为输入线的数目。 4. 4. 简化全态译码器：简化全态译码器的电路和全态译码器相似，但是把其中某些输出线用“或”门连起来了，故输出线较少。 第7页/共44页第七页，共45页。 译码器可以有允许线（使能信号(xnho)输入）。 译码器对于每一种输入状态，应注意

4、观察分析其各输出线上的状态变化。 译码器很容易产生假信号(xnho)和尖峰(毛刺),故使用时须特别小心。 第8页/共44页第八页，共45页。 比较器的功能与译码器相似(xin s)，只不过它进行寄存器和寄存器的比较。 等值比较器的一般电路图示于图4-11。 第9页/共44页第九页，共45页。多路选择器 多路选择器是一种(y zhn)选择电路，它能够从两个或多个输入信号中选择一个输出。 图中给出一个用“与或非”门实现的两输入多路选择器电路以及对应得的电路符号，。 第10页/共44页第十页，共45页。4.3.3 4.3.3 传输(chun sh)(chun sh)门和三态缓冲器 传输门体现CMOS

5、电路的一种特有使用方式。 传输门是一种很重要的基本电路，它是一种具有两种状态(高阻抗状态和低阻抗状态)的真正(zhnzhng)开关。 第11页/共44页第十一页，共45页。4.3.44.3.4边缘(binyun)(binyun)敏感触发器 边缘敏感触发器是静态同步ASIC的基本存储元件。 其基本功能是。在时钟的上升沿，输入d的逻辑状态被锁存于输出(shch)端q(并且其互补值锁存于q的互补端)。这两个输出(shch)端的状态一直保持到下一个时钟上升沿为止。 第12页/共44页第十二页，共45页。基本(jbn)逻辑功能单元 信号的命名(mng mng) 与信号相关的有效电平 高电平有效（acti

6、ve high） 低电平有效（active low）有反相圈的引脚有反相圈的引脚表示表示(biosh)低电低电平有效平有效给定逻辑功能只在符号框的内部发生给定逻辑功能只在符号框的内部发生READYREQUESTGOREADY_LREQUEST_LGO_L信号名和有效电平第13页/共44页第十三页，共45页。等效门符号(fho)（摩根定理）反相器反相器缓冲器缓冲器第14页/共44页第十四页，共45页。“圈到圈”的逻辑设计AASELBDATAAASELBADATA_LBDATA_LDATA第15页/共44页第十五页，共45页。电路(dinl)定时XZYFW传播传播(chunb)延迟延迟 propa

7、gation delay 信号信号(xnho)通路输入端的变化引起输出端变化所需的时间通路输入端的变化引起输出端变化所需的时间t tpHL pHL 和和 t tpLH pLH 可能不同可能不同第16页/共44页第十六页，共45页。电路(dinl)定时传播传播(chunb)延迟延迟 propagation delay定时分析：取最坏情况定时分析：取最坏情况(qngkung)延迟延迟XZYFWt tpHL pHL 和和 t tpLH pLH 可能不同可能不同最大延迟最大延迟典型延迟典型延迟最小延迟最小延迟080804323232P233 P233 表表5-25-215202222第17页/共44页

8、第十七页，共45页。电路(dinl)定时定时定时(dn sh)图（时序图）图（时序图）timing diagramGOREADYDATtDATtDATGOREADYDATtRDYtRDY第18页/共44页第十八页，共45页。电路(dinl)定时GOREADYDATGOREADYDATtRDYmintRDYmax定时定时(dn sh)图（时序图）图（时序图）timing diagram第19页/共44页第十九页，共45页。电路(dinl)定时WRITE_LDATAOUTDATAINtOUTmaxtsetuptOUTmin第20页/共44页第二十页，共45页。常用(chn yn)组合逻辑功能电路编

9、码器译码器多路复用器奇偶校验比较(bjio)器加法器第21页/共44页第二十一页，共45页。译码器和编码器多输入、多输出多输入、多输出(shch)电路电路译码器（译码器（decoderdecoder） 一般来说，输出编码一般来说，输出编码(bin m)(bin m)比输入编码比输入编码(bin m)(bin m)位数多位数多编码编码(bin m)(bin m)器（器（encoderencoder） 输出编码输出编码(bin m)(bin m)比输入编码比输入编码(bin m)(bin m)位数少，则常称为编码位数少，则常称为编码(bin m)(bin m)器器使能输入使能输入输入输入编码编码输

10、出输出编码编码映射映射使能输入使能输入(shr)有效才能有效才能实现正常映射功能实现正常映射功能第22页/共44页第二十二页，共45页。一种最常用(chn yn)的情况使能使能输入输入编码编码输出输出编码编码映射映射译码器（译码器（decoderdecoder）编码器（编码器（encoderencoder）n位二进制码位二进制码2n中取中取1码码使能使能输入输入编码编码输出输出编码编码映射映射2n中取中取1码码n位二进制码位二进制码第23页/共44页第二十三页，共45页。译码器（decoder） 二进制译码器2-42-4译码器译码器Y0Y1Y2Y3I0I1EN 0 X X 0 0 0 0 1

11、0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0输输 入入EN I1 I2输输 出出 Y3 Y2 Y1 Y02-42-4二进制译码器真值表二进制译码器真值表第24页/共44页第二十四页，共45页。译码器（decoder） 0 X X 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0输输 入入EN I1 I2输输 出出 Y3 Y2 Y1 Y02-42-4二进制译码器真值表二进制译码器真值表Y0 = EN ( I1 I2 )Y1 = EN ( I1 I2 )Y2

12、= EN ( I1 I2 )Y3 = EN ( I1 I2 )Yi = EN mi第25页/共44页第二十五页，共45页。0 0 0 0 0 0 0 10 0 0 0 0 0 1 00 0 0 0 0 1 0 00 0 0 0 1 0 0 00 0 0 1 0 0 0 00 0 1 0 0 0 0 00 1 0 0 0 0 0 01 0 0 0 0 0 0 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1I2I1I0Y7Y1Y0Y2Y3Y4Y5Y63-83-8二进制译码器真值表二进制译码器真值表3-83-8译码器译码器I2I1I0Y0Y1Y7Yi = EN m

13、i1 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1第26页/共44页第二十六页，共45页。 大规模元件(yunjin)的逻辑符号Y0Y1Y2Y3GAB1/2 74x139Y0Y1Y2Y3GAB1/2 74x139Y0Y1Y2Y3GAB1/2 74x139G_LABY0_LY1_LY2_LY3_L第27页/共44页第二十七页，共45页。双2-4译码器74x139 74x139 1 X X 1 1 1 1 0

14、 0 0 1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1输输 入入G B A输输 出出 Y3_L Y2_L Y1_L Y0_L1/2 74x139双双2-4译码器真值表译码器真值表第28页/共44页第二十八页，共45页。3-8译码器74x138G1G2A_LG2B_LY3 = G1 G2A G2B C B A使使 能能选选 择择Y3_L = Y3 = (G1 G2A_L G2B_L CBA)= G1 + G2A_L + G2B_L + C+B+A第29页/共44页第二十九页，共45页。N0N1N2N3EN_L+5VD0_LD7_LD8_LD1

15、5_L用用74x13874x138设计设计(shj)4-16(shj)4-16译码器译码器思路思路(sl)(sl)： 16 16个输出需要个输出需要 片片74x13874x138？Y0Y7ABCG1G2AG2BY0Y7ABCG1G2AG2BU1U2 任何时刻只有一片在工任何时刻只有一片在工作。作。 4 4个输入中，个输入中，哪些哪些(nxi)(nxi)位控制片选位控制片选哪些哪些(nxi)(nxi)位控制输入位控制输入第30页/共44页第三十页，共45页。思考：用思考：用74x13874x138设计设计 5-32 5-32 译码器译码器3232个输出需要多少片个输出需要多少片74x13874x

16、138？控制任何时刻只有一片控制任何时刻只有一片(y pin)(y pin)工作工作 利用使能端利用使能端5 5个输入的低个输入的低3 3位控制输入位控制输入5 5个输入的高个输入的高2 2位控制片选位控制片选 利用利用 2-4 2-4 译码器译码器第31页/共44页第三十一页，共45页。二十进制译码器输入输入(shr)(shr)：BCDBCD码码输出：十中取一码输出：十中取一码Y0Y9I0I1I2I3多余的多余的6 6个状态个状态(zhungti)(zhungti)如何处理？如何处理？输出均无效输出均无效(wxio)(wxio)：拒绝：拒绝“翻译翻译”作为任意项处理作为任意项处理 电路内部结

17、构简单电路内部结构简单第32页/共44页第三十二页，共45页。二二- -十十进进制制译译码码器器0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1

18、1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1I3 I2 I1 I00123456789Y0_L Y9_L伪码任任 意意 项项第33页/共44页第三十三页，共45页。七段显示(xinsh)译码器abcdefgdp公共阴极公共阴极abcdefgdp常用常用(chn yn)(chn yn)的有：的有：半导体数码管（半导

19、体数码管（LEDLED）液晶数码管（液晶数码管（LCDLCD）abcdefgdp公共阳极公共阳极第34页/共44页第三十四页，共45页。七段显示(xinsh)译码器 输入(shr)信号：BCD码（用A3A2A1A0表示） 输出：七段码（的驱动信号）a g 1 表示亮，0 表示灭abcdefg111111011011010011111第35页/共44页第三十五页，共45页。七七段段显显示示(xi(xinshnsh)译译码码器器的的真真值值表表0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 0

20、1 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0A3 A2 A1 A0a b c d e f g0123456789101112131415第36页/共44页第三

21、十六页，共45页。BCD - 七段显示(xinsh)译码器的卡诺图Ya = A3A2A2A0 + A3A1 + A2A0Yb = A3A1 + A2A1A0 + A2A1A0第37页/共44页第三十七页，共45页。BCD - 七段显示(xinsh)译码器的卡诺图Yc = A3A2 + A2A1A0Yd = A2A1A0 + A2A1A0 + A2A1A0第38页/共44页第三十八页，共45页。BCD - 七段显示(xinsh)译码器的卡诺图Ye = A2A1 + A0Yf = A3A2A0 + A1A0 + A2A1第39页/共44页第三十九页，共45页。BCD - 七段显示(xinsh)译码

22、器的卡诺图Yg = A3A2A1 + A2A1A0逻辑图：P261 图545第40页/共44页第四十页，共45页。编码器（encoder）二进制二进制编码器编码器A0A1A2I0I1I71 0 0 0 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 0 0 1 0 0 0 0 0 1 10 0 0 0 1 0 0 0 1 0 00 0 0 0 0 1 0 0 1 0 10 0 0 0 0 0 1 0 1 1 00 0 0 0 0 0 0 1 1 1 1I0 I1 I2 I3 I4 I5 I6 I7A2 A1 A03 3位二进制编码器的真值表位二进制编码器的真值表2n个个输输入入n个个输输出出第41页/共44页第四十一页，共45页。编码器（encoder）A0 = I1 + I3 + I5 + I7A1 = I2 + I3 + I6 + I7A2 = I4 + I5 + I6 + I7前提：任何时刻只有前提：任何时刻只有(zhyu) 一个输入端有效。一个输入端有效。问题：当某时刻出问题：当某时刻出现多个输入现多个输入(shr)有效？有效？优先级（优先级（prioritypriority）1 0 0 0 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 0 10 0 1 0