新编数字逻辑电路(第2版)2

1、2021-12-211新编数字逻辑电路新编数字逻辑电路（第（第2 2版）版）2021-12-212目目 录录 v第第1 1章章 数制与编码数制与编码 v第第2 2章章 逻辑代数和硬件描述语言基础逻辑代数和硬件描述语言基础v第第3 3章章 门电路门电路 v第第4 4章章 组合逻辑电路组合逻辑电路 v第第5 5章章 触发器触发器v第第6 6章章 时序逻辑电路时序逻辑电路v第第7 7章章 脉冲单元电路脉冲单元电路v第第8 8章章 数模与模数转换数模与模数转换v第第9 9章章 半导体存储器半导体存储器v第第1010章章 可编程逻辑器件可编程逻辑器件2021-12-213第第1 1章章 数制与编码数制与

2、编码 v1.1 1.1 概述概述 v1.2 1.2 数制及其转换数制及其转换v1.3 1.3 编码编码v1.4 1.4 现代数字系统设计方法现代数字系统设计方法2021-12-214第第2 2章章 逻辑代数基础逻辑代数基础 v2.1 2.1 逻辑代数基本概念逻辑代数基本概念 v2.2 2.2 逻辑代数运算法则逻辑代数运算法则v2.3 2.3 逻辑函数的表达式逻辑函数的表达式v2.4 2.4 逻辑函数的简化法逻辑函数的简化法v2.5 2.5 Verilog HDLVerilog HDL基础基础v2.6 2.6 同步练习同步练习2021-12-215第第3 3章章 门电路门电路 v3.1 3.1

3、概述概述v3.2 3.2 晶体管的开关特性晶体管的开关特性v3.3 3.3 分立元件门分立元件门v3.4 3.4 TTLTTL集成门集成门v3.5 3.5 其他双极型的集成门其他双极型的集成门v3.6 3.6 MOSMOS集成门集成门v3.7 3.7 基于基于Verilog HDLVerilog HDL的门电路设计的门电路设计2021-12-216第第4 4章章 组合逻辑电路组合逻辑电路 v4.1 4.1 概述概述v4.2 4.2 常用组合逻辑电路常用组合逻辑电路v4.3 4.3 组合逻辑电路设计组合逻辑电路设计v4.4 4.4 组合逻辑电路的竞争组合逻辑电路的竞争- -冒险现象冒险现象v4.

4、5 4.5 同步练习同步练习2021-12-217第第5 5章章 触发器触发器 v5.1 5.1 概述概述 v5.2 5.2 基本基本RSRS触发器触发器 v5.3 5.3 钟控触发器钟控触发器v5.4 5.4 集成触发器集成触发器 v5.5 5.5 触发器之间的转换触发器之间的转换v5.6 5.6 触发器的设计触发器的设计v5.7 5.7 同步练习同步练习2021-12-218第第6 6章章 时序逻辑电路时序逻辑电路 v6.1 6.1 概述概述 v6.2 6.2 寄存器和移位寄存器寄存器和移位寄存器 v6.3 6.3 计数器计数器v6.4 6.4 时序逻辑电路的传统设计方法时序逻辑电路的传统

5、设计方法 v6.5 6.5 时序逻辑电路的现代设计方法时序逻辑电路的现代设计方法v6.6 6.6 同步练习同步练习2021-12-219第第7 7章章 脉冲单元电路脉冲单元电路v7.1 7.1 概述概述 v7.2 7.2 施密特触发器施密特触发器 v7.3 7.3 单稳态触发器单稳态触发器v7.4 7.4 多谐振荡器多谐振荡器 2021-12-2110第第8 8章章 数模和模数转换数模和模数转换 v8.1 8.1 概述概述 v8.2 8.2 数模（数模（D/AD/A）转换）转换v8.3 8.3 模数（模数（A/DA/D）转换）转换2021-12-2111第第9 9章章 半导体存储器半导体存储器

6、 v9.1 9.1 概述概述 v9.2 9.2 随机存储器随机存储器v9.3 9.3 只读存储器只读存储器v9.4 9.4 基于基于Verilog HDLVerilog HDL的存储器设计的存储器设计v9.5 9.5 半导体存储器的应用半导体存储器的应用2021-12-2112第第1010章章 可编程逻辑器件可编程逻辑器件 v10.1 10.1 可编程逻辑器件的基本原理可编程逻辑器件的基本原理 v10.2 10.2 可编程逻辑器件的设计技术可编程逻辑器件的设计技术 v10.3 10.3 可编程逻辑器件的编程与配置可编程逻辑器件的编程与配置2021-12-2113第第5 5章章 触发器触发器5.

7、1 概述概述5.1.1 时序逻辑电路的特点时序逻辑电路的特点当时的输出由当时的输入与电路的原来状态决定当时的输出由当时的输入与电路的原来状态决定结构特点：由组合逻辑电路和存储电路构成结构特点：由组合逻辑电路和存储电路构成X0X1Xi-1Y0Y1Yj-1组合逻辑电路组合逻辑电路存储电路存储电路2021-12-21145.1.2 触发器（触发器（FF:Flip-Flop)的特点的特点Q Q FF输入输入输出输出态；时称为态，当时称为当和有两个互非的输出1)0( 10) 1(0,. 1QQQQQQ种状态；位二进制信息的级触发器可以记忆具有记忆功能）不变器保持原来状态（原态无外加信号作用时触发nnn2

8、,. 2次态）（原态）功能）。和置（具有置变原态发）下，触发器可以改在外加信号的作用（触(10. 31nnQQ2021-12-21155.2 5.2 基本基本RSRS触发器触发器 5.2.1 由与非门构成的基本由与非门构成的基本RS触发器触发器1. 电路结构和逻辑符号电路结构和逻辑符号&QQSDRDQQSDRD2. 工作原理和功能的表示方法工作原理和功能的表示方法（1）功能表）功能表保持保持 置置0置置1不确定不确定功能功能010011XX1 1 01 1 11 01 1 1 0 1 1 0 1Qn+1QnSDRDQnSDRD（2）真值表）真值表(特性表特性表)XX1100010 0

9、00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Qn+1（3）特性方程）特性方程（约束条件）或011DDDDnDDnRSRSQRSQ100XX11000011110SDRDQn012021-12-2116（4）状态转换图）状态转换图01SDRD=01SDRD=10SDRD=X1SDRD=1X&QQSDRD（5）时序图（初态）时序图（初态0）t0t1t2t3t4t5初态初态SDRDQQ不定不定不定状态出现在：两个输不定状态出现在：两个输入有效后同时变为无效入有效后同时变为无效2021-12-21175.2.2 由或非门构成的基本由或非门构成的基本RS触发器触发器1

10、. 电路结构和逻辑符号电路结构和逻辑符号QQSDRD 1 1QQSDRD2. 工作原理和功能的表示方法工作原理和功能的表示方法（1）特性表）特性表QnSDRD010011XX0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Qn+1保持保持置置0置置1不确定不确定功能功能（约束条件）01DDnDDnRSQRSQ（2）特性方程）特性方程0X1010X100011110SDRDQn012021-12-2118（3）状态转换图）状态转换图01SDRD=10SDRD=01SDRD=X0SDRD=0X 1 1QQSDRD（4）时序图（初态）时序图（初态0）SDRDQQ作业：

11、作业：P143 5.5，5.6，5.72021-12-21195.3 5.3 钟控触发器钟控触发器 5.3.1 钟控钟控RS触发器触发器1. 电路结构逻辑符号电路结构逻辑符号&QQSDRD&SRCPQQSRCPCP2. 电路功能电路功能CP=0时保持时保持（1） 真值表真值表(CP=1)QnS R 010011XX0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Qn+1保持保持置置0置置1不确定不确定功能功能（约束条件）01RSQRSQnn（2） 特性方程特性方程0X1010X100011110S R Qn012021-12-2120（3） 时序

12、图（初态时序图（初态0）不定状态出现在：不定状态出现在：（1）时钟有效（）时钟有效（CP=1）时，两个输入有效后同）时，两个输入有效后同时转换为无效；时转换为无效；（2）两个输入有效，时钟由有效转换为无效。）两个输入有效，时钟由有效转换为无效。CPSRQQ2021-12-21215.3.2 钟控钟控D型触发器（型触发器（D锁存器）锁存器）1. 电路结构逻辑符号电路结构逻辑符号QQDCP&QQSDRD&DCP2. 电路功能电路功能CP=0时保持时保持（1） 真值表真值表(CP=1)置置0置置100110 00 11 01 1功能功能Qn+1D Qn（2） 特性方程特性方程DQn1

13、(3)时序图（初态时序图（初态=0）CPDQ2021-12-21225.3.3 钟控钟控JK触发器触发器1. 电路结构逻辑符号电路结构逻辑符号&QQSDRD&JKCPQQJKCP2. 电路功能电路功能CP=0时保持时保持（1） 真值表真值表(CP=1)QnJ K 010011100 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Qn+1保持保持置置0置置1翻转翻转(计数计数)功能功能简化简化 真值表真值表(CP=0)保持保持置置0置置1翻转翻转Qn01Qn0 00 11 01 1功能功能Qn+1J K（2） 特性方程特性方程nnnQKQJQ1011

14、0100100011110JK Qn012021-12-21235.3.4 钟控钟控T型触发器型触发器1. 电路结构逻辑符号电路结构逻辑符号&QQSDRD&TCPQQTCP2. 电路功能电路功能CP=0时保持时保持（1） 真值表真值表(CP=1)QnQn01Qn+1T（2） 特性方程特性方程nnnQTQTQ12021-12-21245.3.5 钟控钟控T型触发器型触发器1. 电路结构逻辑符号电路结构逻辑符号&QQSDRD&CPQQCP2. 电路功能电路功能(JK=11)CP=0时保持时保持 特性方程特性方程nnQQ12021-12-21255.4 5.4 集成触

15、发器集成触发器&QQSDRD&JKCPCPQ5.4.1 触发器的空翻现象触发器的空翻现象 空翻空翻在一个时钟周期内触发器在一个时钟周期内触发器翻转一次以上的现象。翻转一次以上的现象。2021-12-21265.4.2 主从主从JK触发器触发器 1.电路结构电路结构2.工作原理工作原理&QQ&QmQm&JKCP1从从FF主主FF存在一次变化问题。防止空翻）且仅能发生一次变化（特性发生一次变化主触发器可以按照时，从触发器保持，当JKCPCP)0( 1) 1 (CPQKQJQCPCPCPCPnnn)(:) 1(0)2(1主触发器的状态（下降沿）时接收从触发器在

16、时，主触发器保持，当使用窄脉冲。不变化或期间在防止方法其特性的现象。态变化不符合发生变化使触发器的状期间由于当一次变化问题JKCPJKCP11)3(2021-12-21273. 时序图（初态时序图（初态0）（1）不存在一次变化问题的时序图（即）不存在一次变化问题的时序图（即CP=1期间期间JK无变化）在无变化）在CP=CP 时刻按照时刻按照JK特性画出特性画出FF的次态。的次态。CPJKQ2021-12-2128（2）存在一次变化问题的时序图（即）存在一次变化问题的时序图（即CP=1期间期间JK有变化）在有变化）在CP=1期间，按照期间，按照JK特性找出主触发器的一次变化，然后在特性找出主触发

17、器的一次变化，然后在CP=CP 时刻将触发器的输出（即从触发器的的时刻将触发器的输出（即从触发器的的Q）的变化画出）的变化画出来。来。CPJKQ111112021-12-21294. 集成主从集成主从JK触发器触发器(7472)（1）电路结构）电路结构（2）逻辑符号）逻辑符号&QQ&QmQm&J1J2J3K1K2K3CP1SDRD&C1RSQQJ1J2J3K1K2K3CPSDRD异步置异步置0异步置异步置1保持保持置置0置置1翻转翻转01Qn01QnX X XX X X 0 0 0 1 1 0 1 10 11 01 11 11 11 1功能功能Qn+1CP J

18、KRD SD（3）功能表）功能表2021-12-21305.4.2边沿边沿JK触发器触发器 1. 电路结构和逻辑符号电路结构和逻辑符号 1& 1&QQJCPKJCPKQQ1J1KC1CPQKQJQnnn)(. 21特性：3. 时序图（在时序图（在CP=CP 时刻按照时刻按照JK特性画出特性画出FF的次态的次态）CPJK Q2021-12-21314. 集成边沿集成边沿JK触发器触发器(7479和和74109）（1）逻辑符号）逻辑符号JCPK1Q1Q1J1K1CSDRD1R1SJCPK2Q2Q2J2K2CSDRD2R2S异步置异步置0异步置异步置1保持保持置置0置置1翻转翻转01

19、Qn01QnX X XX X X 0 0 0 1 1 0 1 10 11 01 11 11 11 1功能功能Qn+1CP J KRD SD（3）功能表）功能表2021-12-21325.4.3 维持阻塞维持阻塞D型触发器型触发器 1. 电路结构和逻辑符号电路结构和逻辑符号&QQSDRDCPD1D2CP1Q1Q1CSDRD1R1S&D1D2CPDQn 1. 3 特性方程：4. 时序图（初态时序图（初态=0）CPD维持阻塞维持阻塞Q锁存器锁存器Q2. 功能表功能表异步置异步置0异步置异步置1置置0置置10101X X X X 0 10 11 01 11 1功能功能Qn+1CP DR

20、D SD2021-12-2133CP1Q1Q1CSDRD1R1S&D1D2时序图（初态时序图（初态=0）CPQDRD作业：作业：P144 5.9，5.11，5.122021-12-21345.5 5.5 触发器之间的转换触发器之间的转换 5.5.1 转换方法转换方法组组合合逻逻辑辑已已有有的的FFQQ输输入入CP5.5.2 用用JK_FF转换转换1. JK_FF到到D_FF的转换的转换组组合合逻逻辑辑QQDCPJKDKDJQDQDDQDQKQJQJKnnnnnn;:11转换已有CP1Q1Q1J1K1CSDRD1R1S1DCPDQn 12021-12-21352. JK_FF到到T_FF

21、和和T_FF的转换的转换CPQQKJFFTCPQTQTQTKJFFTnnnnn11:1:_)(:_CP1Q1Q1J1K1CSDRD1R1STT_FFCP1Q1Q1J1K1CSDRD1R1S1T_FF2021-12-21365.5.3 用用D_FF转换转换1. D_FF到到JK_FF的转换的转换组组合合逻逻辑辑QQJCPDKnnnnnnnnQKQJQKQJDQKQJQJKDQD11:转换已有QQJCPDK&1CPQKQJQnnn)(12. D_FF到到T_FF的转换的转换nnnnQDQQTDQD11: :转换已有DQQCPCPQQnn 12021-12-21375.6 5.6 触发器的设

22、计触发器的设计5.6.1 基本基本RS触发器的设计触发器的设计 1. 结构描述结构描述QSQDQRQDmodule RS_FF(Q,QN,SDN,RDN); input SDN,RDN; output Q,QN; assign Q = (SDN & QN); assign QN= (RDN & Q);endmodule 2021-12-2138图图5.31 基本基本RS触发器的仿真波形图触发器的仿真波形图2. 行为描述行为描述moduleRS_FF_1(RN,SN,Q,QN);input RN,SN;outputQ,QN;regQ,QN;always(RN or SN ) 20

23、21-12-2139begincase(RN,SN)b00 : begin Q = bx;QN = bx; endb01 : begin Q = 0;QN = 1; endb10 : begin Q = 1;QN = 0; endb11 : begin Q = Q;QN = QN; endendcase endendmodule 基于基于Verilog HDL行为描述方式设计的基本行为描述方式设计的基本RS触发器的触发器的仿真波形图仿真波形图2021-12-2140moduleD_FF_1(CP,D,Q,QN);input CP,D;outputQ,QN;regQ,QN;always begi

24、nif (CP = 0) begin Q = Q;QN = QN; endelse begin Q = D;QN = Q; end endendmodule5.6.2 D锁存器的设计锁存器的设计)0() 1(11CPQQCPDQnnn2021-12-2141D锁存器设计电路的仿真波形图锁存器设计电路的仿真波形图5.6.3 D触发器的设计触发器的设计moduleD_FF_2(CP,D,Q,QN);inputCP,D;outputQ,QN;regQ,QN;always(posedge CP) beginQ = D;QN = Q; endendmodule 2021-12-2142图图5.34 D触

25、发器设计电路的仿真波形图触发器设计电路的仿真波形图5.6.4 JK触发器的设计触发器的设计(CT7472)moduleCT7472(RDN,J1,J2,J3,CPN,K1,K2,K3,SDN,Q,QN);inputRDN,J1,J2,J3,CPN,K1,K2,K3,SDN;output Q,QN;regQ,QN;wireJ_SIG,K_SIG;assign J_SIG = J3 & J2 & J1;assign K_SIG = K3 & K2 & K1; 2021-12-2143always(negedge RDN or negedge SDN or neged

26、ge CPN) begin if (RDN) begin Q = 0; QN = 1; endelse if (SDN) begin Q = 1; QN = 0; endelse case (J_SIG,K_SIG) b00: begin Q = Q; QN = QN; endb01: begin Q = 0;QN = 1; endb10: begin Q = 1; QN = 0; endb11: begin Q = Q;QN = QN; end endcase endendmodule 作业作业:P145 5.17, 5.18, 5.192021-12-21445.7 5.7 同步练习同步练

27、习一、填一、填 空空 题题1. 具有两个稳定状态并能接收、保持和输出送来的信号的具有两个稳定状态并能接收、保持和输出送来的信号的电路叫电路叫 。2. 一级触发器可以记忆一级触发器可以记忆 二进制信息，一位二进制信息二进制信息，一位二进制信息有有 2种状态。种状态。3. 主从结构的触发器主要用来解决主从结构的触发器主要用来解决 。4. 集成触发器有集成触发器有 、 和和 三种结构。三种结构。 5. 触发器功能的表示方法有触发器功能的表示方法有 、 、 和和 。 2021-12-21456. 主从结构的主从结构的JK触发器存在触发器存在 。7. 由与非门构成的基本由与非门构成的基本RS触发器约束条

28、件是触发器约束条件是 。8. 试填写如表试填写如表5.7所示的所示的JK触发器特性表中的触发器特性表中的Qn+1。9. 试填写如表试填写如表5.8所示的所示的RS触发器特性表中的触发器特性表中的Qn+1。10. 边沿边沿JK触发器解决了主从触发器解决了主从JK触发器的触发器的 问题问题J KQn+10 00 11 01 1RD SDQn+10 00 11 01 12021-12-214611. 根据在根据在CP控制下，逻辑功能的不同，常把时钟触发器控制下，逻辑功能的不同，常把时钟触发器分为分为 、 、 、 、 五种类型。五种类型。12. JK触发器的特性方程为触发器的特性方程为 。13. 既克

29、服了空翻现象，又无一次变化问题的常用集成触既克服了空翻现象，又无一次变化问题的常用集成触发器有发器有 和和 两种。两种。14. 维持阻塞维持阻塞D触发器是在触发器是在CP 触发，其特性方程为触发，其特性方程为 。 15. 主从主从JK-FF克服了钟控电平触发器的克服了钟控电平触发器的 毛病，毛病，但存在有但存在有 问题。问题。 2021-12-214716. 同步式时钟触发器是高电平触发方式，它存在同步式时钟触发器是高电平触发方式，它存在 毛病。毛病。17. 主从型触发器的一次变化问题是指在主从型触发器的一次变化问题是指在CP=1期间，主期间，主触发器可能且仅能触发器可能且仅能 而带来的问题。

30、而带来的问题。18. N级触发器可以记忆级触发器可以记忆 种不同的状态。种不同的状态。19. 把把JK触发器转换为触发器转换为T触发器的方法是触发器的方法是 。20. 把把D触发器转换为触发器转换为T触发器的方法是触发器的方法是 。 2021-12-2148第第6 6章章 时序逻辑电路时序逻辑电路 6.1 概述概述6.1.1 时序逻辑电路的结构和特点时序逻辑电路的结构和特点当时的输出由当时的输入与电路的原来状态决定当时的输出由当时的输入与电路的原来状态决定结构特点：由组合逻辑电路和存储电路构成结构特点：由组合逻辑电路和存储电路构成 X0X1Xi-1Y0Y1Yj-1组合逻辑电路组合逻辑电路存储电

31、路存储电路2021-12-2149数数字字逻逻辑辑组合逻辑组合逻辑由门电路构成，没有存储电路和反馈电路由门电路构成，没有存储电路和反馈电路时序逻辑时序逻辑由组合逻辑电路和存储电路构成由组合逻辑电路和存储电路构成程序逻辑程序逻辑由控制电路由控制电路(硬件硬件)和程序数据和程序数据(软件软件)构成构成可编程逻辑可编程逻辑由用户定制构成各种类型的电路由用户定制构成各种类型的电路同步时序逻辑电路同步时序逻辑电路构成时序逻辑电路的触发器构成时序逻辑电路的触发器（全部连接在一起）统一受一个系统时钟控制。（全部连接在一起）统一受一个系统时钟控制。异步时序逻辑电路异步时序逻辑电路构成时序逻辑电路的触发器构成时

32、序逻辑电路的触发器（不连接在一起）不统一受一个系统时钟控制。（不连接在一起）不统一受一个系统时钟控制。时时序序逻逻辑辑电电路路2021-12-21506.1.2 时序逻辑电路功能的描述方法时序逻辑电路功能的描述方法（分析与设计工具）（分析与设计工具）分析步骤：分析步骤： 写方程式写方程式时钟方程、输出方程、驱动方程和时钟方程、输出方程、驱动方程和状态方程（将驱动方程代入触发器的特性方程得到）。状态方程（将驱动方程代入触发器的特性方程得到）。 将输入变量和触发器初态的各种取值组合，代入状态方程和将输入变量和触发器初态的各种取值组合，代入状态方程和输出方程，输出方程，计算得到状态转换表。计算得到状

33、态转换表。 画状态转换图或时序图。画状态转换图或时序图。 说明电路的逻辑功能。说明电路的逻辑功能。&11TQQ1XYCP【例例】分析下图电路分析下图电路nnnnnQXQXQTQTQQXCPQXCPYXTnn11状态方程：输出方程：）驱动方程：（2021-12-2151CPQXQXQQXCPYnnnn)(21）状态转换表（X QnQn+1 Y0 00 11 01 11 00 00 01 1（3）状态转换图）状态转换图(输入条件输入条件/输出结果输出结果)010/00/01/11/0X/Y（4）时序图）时序图CPX Q （初态（初态=0）Y Q （初态（初态=1）Y2021-12-2152

34、6.2 6.2 寄存器和移位寄存器寄存器和移位寄存器 寄存器寄存器用于存放数据的器件用于存放数据的器件6.2.1 数据寄存器数据寄存器1. 电路结构（电路结构（N=4）D3D2D1D0：并行数据输入：并行数据输入Q3Q2Q1Q0：并行数据输出：并行数据输出QDRDQDRDQDRDQDRDD3D2D1D0Q3Q2Q1Q0FF3FF2FF1FF0CPRD012301230123)2(;000001. 2DDDDQQQQCPCPQQQQRD时，置数：当时，当）清除（复位）：（工作原理并入并出出方式）工作方式（数据输入输. 32021-12-21536.2.2 移位寄存器（移存器）移位寄存器（移存器）

35、1. 电路结构（电路结构（N=4右移）右移）DIR：右移串行数据输入：右移串行数据输入DQRDQ3Q2Q1Q0FF3FF2FF1FF0CPRDDQRDDQRDDQRDDIR;000001. 20123QQQQRD）复位：（工作原理CPQCPDQCPQCPDQCPQCPDQCPDCPDQnnnnnnIRn101021113212313)2(移位：CPDIRQ3Q2Q1Q010111011110103.工作方式工作方式（1）串入并出）串入并出串并转换（需要串并转换（需要N个个CP周期）周期）（2）串入串出）串入串出延迟线（延迟线（N级级FF延迟延迟N个个CP周期）周期）2021-12-21546.

36、2.3 集成移位寄存器集成移位寄存器4位双向移位寄存器位双向移位寄存器741941. 逻辑符号逻辑符号Q3 Q2 Q1 Q0D3 D2 D1 D0DIRDILS1S0CPRD74194S1S0:控制输入端控制输入端D3D2D1D0:并行数据输入端并行数据输入端Q3Q2Q1Q0:数据输出数据输出DIR:右移串行输入右移串行输入DIL:左移串行输入左移串行输入2.功能表功能表复位复位保持保持右移右移左移左移并行输入并行输入X X0 00 11 01 101111功能功能S1 S0RD3. 工作方式工作方式（1）串入并出）串入并出串并转换串并转换（2）并入并出）并入并出数据预置数据预置（3）并入串出

37、）并入串出并串转换并串转换（4）串入串出）串入串出延迟线延迟线2021-12-21554. 扩展方法扩展方法Q3 Q2 Q1 Q0D3 D2 D1 D0DIRDILS1S0CPRD74194Q3 Q2 Q1 Q0D3 D2 D1 D0DIRDILS1S0CPRD74194S1S0CPRDD7 D6 D5 D4Q7 Q6 Q5 Q4DIRDILQ3 Q2 Q1 Q0D3 D2 D1 D05. 主要用途主要用途（1）数据保存与移位）数据保存与移位（2）并串与串并转换）并串与串并转换（3）移存型计数器）移存型计数器计计算算机机A并并串串转转换换串串并并转转换换计计算算机机B并行数据并行数据串行数据串

38、行数据并行数据并行数据传输传输作业作业:P185 6.7, 6.82021-12-21566.3 6.3 计数器计数器 计数器是可以统计输入脉冲的个数的器件计数器是可以统计输入脉冲的个数的器件CP计数器计数器C/B进位进位/借位借位计数器的用途：实现计时、计数系统、分频、定时、产生节拍脉计数器的用途：实现计时、计数系统、分频、定时、产生节拍脉冲和序列脉冲。冲和序列脉冲。计数器的种类：计数器的种类：1.1.根据计数器中触发器时钟端的连接方式，分为同步计数器和异步计根据计数器中触发器时钟端的连接方式，分为同步计数器和异步计数器；数器；2.2.根据计数方式分为二进制计数器、十进制计数器和任意进制计数

39、根据计数方式分为二进制计数器、十进制计数器和任意进制计数器；器；3.3.根据计数器中的状态变化规律为加法计数器、减法计数器和加根据计数器中的状态变化规律为加法计数器、减法计数器和加/减减计数器。计数器。2021-12-21576.3.1 同步计数器的分析同步计数器的分析 1CP&1CFF1FF0FF2FF3C11J1K&QQC11J1K&QQC11J1K&QQC11J1K&QQ【例例6.2】分析下图电路。解：分析下图电路。解：(1)写方程式写方程式nnnnnnnnnQKQQQJQQKJQKQQJKJ03012301220103100,;,; 1nnnnQ

40、QQQC0303nnnnQQKQJQ0000010nnnnnnnnQQQQQQKQJQ10103111111nnnnnnnnnQQQQQQQKQJQ201201222212nnnnnnnnnQQQQQQQKQJQ303012333313同步电路CPCPCPCPCP32102021-12-2158nnQQ010nnnnnnQQQQQQ1010311nnnnnnnQQQQQQQ20120112nnnnnnnQQQQQQQ30301213nnQQC03（2）状态转换表）状态转换表00000000010101010 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1

41、 1 11 0 0 01 0 0 10 0 0 0 1 0 1 10 1 0 01 1 0 10 1 0 01 1 1 10 0 0 00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 CnnnnQQQQ012310111213nnnnQQQQ（3）状态转换图（或时序图）状态转换图（或时序图）0000000100100011010001010110011110001001101111011010110011101111/

42、0/0/0/0/0/0/0/0/0/0/0/0/1/1/1/1CQQQQ/01232021-12-2159（4）电路特点：）电路特点：同步十进制加法计数器，有自启动能力同步十进制加法计数器，有自启动能力计数器计数器由若干状态构成一个计数循环由若干状态构成一个计数循环同步同步构成电路的全部构成电路的全部FF的时钟端连接在一起的时钟端连接在一起十进制十进制计数循环的状态个数为计数循环的状态个数为10（模（模10计数器）计数器）加法加法计数状态按递增方向变化计数状态按递增方向变化自启动自启动不存在死循环不存在死循环有效状态有效状态设计时使用的编码状态（设计时使用的编码状态（0000 1001）无效状

43、态无效状态设计时不使用的编码状态（设计时不使用的编码状态（1010 1111）死循环死循环由无效状态构成的循环由无效状态构成的循环11101111/0/111112021-12-2160时序图时序图说明：（说明：（1）画状态转换图时一定要画出全部状态的变化。）画状态转换图时一定要画出全部状态的变化。（2）画时序图时只画出有效状态构成的计数循环的变化。）画时序图时只画出有效状态构成的计数循环的变化。CPQ0Q1Q2Q3C计数器计数器/分频器分频器2021-12-2161练习题：分析下图电路，说明电路特点。练习题：分析下图电路，说明电路特点。1DQQFF01DQQFF11DQQFF2&CP

44、CnnQQC02nnnQDQQD201020;nnnnnnnnQQDQQQDQDQQD01212012011101;nnnQQQ012101112nnnQQQ111101010 0 10 1 10 0 11 1 10 0 00 1 00 0 01 1 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1CCQQQ/ ;012010100/0/1/1000001011111110/1/1/1/1/01012021-12-2162电路特点：电路特点：同步五进制计数器，有自启动能力。同步五进制计数器，有自启动能力。时序图时序图CPQ0Q1Q2CCQQQ/ ;012010

45、100/0/1/1000001011111110/1/1/1/1/01012021-12-21636.3.2 异步计数器异步计数器 1. 异步二进制计数器异步二进制计数器电路结构特点：（电路结构特点：（1）全部由）全部由T触发器构成；触发器构成；（2）第一级）第一级FF的的CP由系统时钟控制，其余各级由系统时钟控制，其余各级FF的的CP端由前级端由前级FF的的Q或或Q控制。控制。【例例6.3】分析下图电（分析下图电（N=4）QQJK1FF0QQJK1FF1QQJK1FF2QQJK1FF3CPQ3Q2Q1Q0;231312120111010QQQQQQQQQCPQQnnnnnnnn（1）状态方程

46、）状态方程2021-12-2164CPQ0Q1Q2Q31/21/41/81/16（2）时序图）时序图（3）状态图）状态图0123QQQQ0000000100100011100010011010101101000101011001111100110111101111（4）电路特点：异步二进制（）电路特点：异步二进制（M=16）加法计数器）加法计数器二进制计数器特点：（二进制计数器特点：（1）状态变化符合二进制数的规律；）状态变化符合二进制数的规律；（2）模）模M（MOD）=2N（N为为FF的级数）的级数）2021-12-2165QQJK1FF0QQJK1FF1QQJK1FF2QQJK1FF3CP

47、Q3Q2Q1Q0;232313121212010111010QQQQQQQQQQQQQQQCPQQnnnnnnnnnnn（1）状态方程）状态方程CPQ0Q1Q2Q3（2）时序图）时序图2021-12-2166（3）状态图）状态图0123QQQQ0000000100100011100010011010101101000101011001111100110111101111（4）电路特点：异步二进制（）电路特点：异步二进制（M=16）减法计数器）减法计数器思考题：如何用思考题：如何用D-FF构成异步二进制加构成异步二进制加/减法计数器？减法计数器？DQQCP2021-12-21672. 用反馈复位

48、法实现异步用反馈复位法实现异步M制计数器制计数器实现步骤：（实现步骤：（1）求反馈复位代码）求反馈复位代码SM;（2）求反馈复位逻辑）求反馈复位逻辑 ；（3）画逻辑图（先画出由）画逻辑图（先画出由N级级FF构成的异步二进制加法计数器，然构成的异步二进制加法计数器，然后加入反馈复位逻辑后加入反馈复位逻辑)。1QRD【例例6.4】用反馈复位法设计异步十进制计数器。用反馈复位法设计异步十进制计数器。)4()1010()10(10123210QQQQNSM即）反馈复位代码（1312QQQRD）反馈复位逻辑（画逻辑图)3(2021-12-2168QQJK1FF0QQJK1FF1QQJK1FF2QQJK1

49、FF3CPQ3Q2Q1Q0RD&CPQ0Q1Q2Q3RD进进位位2021-12-21690000/1010000100100011010001010110011110001001为过渡状态时序图10100123QQQQQQJK1FF0QQJK1FF1QQJK1FF2QQJK1FF3CPQ3Q2Q1Q0RD&1RD)(QRDRDSD2021-12-2170CPQ0Q1Q2Q3RDRD2021-12-21716.3.3 集成计数器集成计数器 4位同步二进制加法计数器位同步二进制加法计数器74161同步十进制加法计数器同步十进制加法计数器741601. 逻辑符号（逻辑符号（74161

50、与与74160相同）相同）Q0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD74161/1602. 功能表功能表复位复位预置预置保持保持保持保持保持保持计数计数 0 x x x x 1 0 x x 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 功能功能 RD LD EP ET CP 输出输出C:nnnnnnQQETCQQQQETC030123:74160:741612021-12-21723. 扩展方法（同步法）扩展方法（同步法）CPQ0Q1Q2Q312151617303132ETQ0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD74161/1

51、60Q0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD74161/160ETD0D1 D2 D3Q0 Q1 Q2 Q3Q4 Q5 Q6 Q7D4 D5 D6 D7EPCPCLDRD1/16(1/10)1/256(1/100)2021-12-2173Q0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD74161/160Q0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD74161/160ETD0 D1 D2 D3Q0 Q1 Q2 Q3Q4 Q5 Q6 Q7D4 D5 D6 D7EPCPCLDRD11CPQ0Q1Q2Q312151617303132CCP

52、2扩展方法（异步法）扩展方法（异步法）2021-12-21744. 用集成计数器实现用集成计数器实现M进制计数进制计数(1)反馈复位法反馈复位法【例例6.7】用用74161实现实现M=60计数器计数器)6()111100()60(1012345210QQQQQQNSM即）反馈复位代码（234512QQQQQRD）反馈复位逻辑（画逻辑图)3(Q0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD74161Q0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD74161D0 D1 D2 D3Q0 Q1 Q2 Q3Q4 Q5 Q6 Q7D4 D5 D6 D7CP1&2

53、0212223242526272021-12-2175【例例6.8】用用74160实现实现M=60和和M=24计数器计数器Q0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD74160Q0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD74160D0 D1 D2 D3Q0 Q1 Q2 Q3Q4 Q5 Q6 Q7D4 D5 D6 D7CP1&124810 20 40 80M=60Q0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD74160Q0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD74160D0 D1 D2 D3Q0 Q1

54、 Q2 Q3Q4 Q5 Q6 Q7D4 D5 D6 D7CP1&124810 20 40 80M=242021-12-2176(2)预置法预置法1）用输出）用输出C预置法：预置法： 即将输出即将输出C经反相后送经反相后送 端端CLD LD (预置数据预置数据)2=(计数器的模值计数器的模值)-(改变后的模值改变后的模值)【例例6.8】用用74161实现实现M=10计数器计数器(预置数据预置数据)2= (16)-(10)=(0110)2= D3D2D1D0Q0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD74161111CP0 1 1 0CQQQQ/01230110011

55、110001001101010111100110111101111/10000000100100011010001012021-12-21773）用）用Q预置法（之一）预置法（之一） (预置数据预置数据)2=0000【例例6.9】用用74161实现实现M=10计数器计数器(预置数据预置数据)2=0000= D3D2D1D01(1)LDM Q0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD7416111CP0 0 0 0&CQQQQ/01230000000100100011010001010110011110001001/1101010111100110111101111

56、2021-12-21783）用）用Q预置法（之二）预置法（之二）Q0 Q1 Q2 Q3D0 D1 D2 D3ETEPCPCLDRD7416111CP0 0 1 预置预置计数计数计数计数计数计数计数计数预置预置计数计数计数计数计数计数计数计数01111011110 0 0 00 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 1 0 01 1 0 11 1 1 01 1 1 10123456789功能功能LD(Q2)Q3Q2Q1Q0CP状态转换表状态转换表作业：作业：P185 6.9、6.10、6.112021-12-21796.4 6.4 时序逻辑电路的传统设计方法时序逻

57、辑电路的传统设计方法6.4.1 同步计数器的设计同步计数器的设计 1. 设计步骤设计步骤逻辑逻辑问题问题最简原始最简原始状态图状态图状态状态编码编码电路电路设计设计逻辑逻辑图图 建立最简原始状态转换图，进行状态编码建立最简原始状态转换图，进行状态编码。 画状态卡诺图化简求各触发器的状态方程和电路的输出方程。画状态卡诺图化简求各触发器的状态方程和电路的输出方程。 查自启动能力。查自启动能力。 确定触发器类型求驱动方程。确定触发器类型求驱动方程。 画逻辑图。画逻辑图。 2021-12-21802. 设计举例设计举例【例例1】设计同步十进制加法计数器。设计同步十进制加法计数器。CP计数器计数器C00

58、00000100100011010001010110011110001001/0/0/0/0/0/0/0/0/0/1CQQQQ/0123 画状态卡诺图求状态方程和输出方程画状态卡诺图求状态方程和输出方程xxxx/xxxxx/x0000/11001/0 xxxx/xxxxx/xxxxx/xxxxx/x0111/01000/00110/00101/00011/00100/00010/00001/01011010010110100Q3n Q2nQ1n Q0nCQQQQnnnn/10111213nnQQ010nnnnnnQQQQQQ1010311nnnnnnnnnnnnnnQQQQQQQQQQQQQQ

59、201201202120112nnnnnnnQQQQQQQ30301213nnnnQQQQC0303S0S1S2S3S4S5S6S7S8S9/0/0/0/0/0/0/0/0/0/1 画原始状态图，进行状态编码画原始状态图，进行状态编码2021-12-2181 查自启动能力查自启动能力nnQQ010nnnnnnQQQQQQ1010311nnnnnnnQQQQQQQ30301213nnnnnnnnnnnnnnQQQQQQQQQQQQQQ201201202120112 1 0 1 10 1 0 01 1 0 10 1 0 01 1 1 10 0 0 01 0 1 01 0 1 11 1 0 01 1

60、 0 11 1 1 01 1 1 1nnnnQQQQ012310111213nnnnQQQQ 确定触发器类型求驱动方程确定触发器类型求驱动方程选选JK_FF:nnnQKQJQ1100 KJnnnQKQQJ01031,nnQQKJ0122nnnnQKQQQJ030123,nQD00nnnnnQQQQQD101031nnnnnnQQQQQQD3030123nnnnnnnQQQQQQQD20212012DQFFDn1:选说明：用说明：用JK_FF设计，化简时不要消设计，化简时不要消去本级去本级FF的原态。的原态。2021-12-2182 画逻辑图画逻辑图1CP&1CFF1FF0FF2FF3C11J1K&QQC11J1K&QQC11J1K&QQC11J1K&QQ100 KJnnnQKQQJ01031,nnQQKJ0122nnnnQKQQQJ030123,nnnnQQQQC03032021-12-2183【例例2】用用D-FF实现同步五进制计数器的设计实现同步五进制计数器的设计S0S1S2S3S4/0/0/0/0/1CQQQ/012000001010011100/0/