半导体集成电路 cmos 试题

1、第二部分 参考答案第0章 绪论1.通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。2.小规模集成电路（SSI），中规模集成电路（MSI），大规模集成电路（VSI），超大规模集成电路（VLSI），特大规模集成电路（ULSI），巨大规模集成电路（GSI）3.双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS型集成电路。4.数字集成电路，模拟集成电路，数模混合集成电路。5.集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。是衡量集成电路加工和设计水平的重要标志。它的减

2、小使得芯片集成度的直接提高。6.名词解释：集成度：一个芯片上容纳的晶体管的数目wafer size：指包含成千上百个芯片的大圆硅片的直径die size：指没有封装的单个集成电路摩尔定律：集成电路的芯片的集成度三年每三年提四倍而加工尺寸缩小倍。第1章 集成电路的基本制造工艺1.减小集电极串联电阻，减小寄生PNP管的影响2.电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大3. 第一次光刻：N+隐埋层扩散孔光刻第二次光刻：P隔离扩散孔光刻第三次光刻：P型基区扩散孔光刻第四次光刻：N+发射区扩散孔光刻第五次光刻：引线孔光刻第六次光刻：反刻铝4.P阱光刻，光刻有源

3、区，光刻多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线5.NPN晶体管电流增益小，集电极串联电阻大，NPN管的C极只能接固定电位6.首先NPN具有较薄的基区，提高了其性能：N阱使得NPN管C极与衬底断开，可根据电路需要接任意电位。缺点：集电极串联电阻还是太大，影响其双极器件的驱动能力。改进方法在N阱里加隐埋层，使NPN管的集电极电阻减小。提高器件的抗闩锁效应。7.BECnn+p+Sn+-BLPp+n+pBECSpp+nn+n+8.第2章 集成电路中的晶体管及其寄生效应1.PNP管为四层三结晶体管的寄生晶体管，当NPN晶体管工作在正向工作区时，即NPN的发射极正偏，集电极反偏，那么寄生晶体

4、管的发射极反偏所以它就截止，对电路没有影响。当NPN处于反向工作区时，寄生管子工作在正向工作区，它的影响不能忽略。当NPN工作在饱和区时寄生晶体管也工作在正向工作区，它减小了集电极电流，使反向NPN的发射极电流作为无用电流流向衬底。此时寄生效应也不能忽略2.在实际的集成晶体管中存在着点和存储效应和从晶体管有效基区晶体管要引出端之间的欧姆体电阻，他们会对晶体管的工作产生影响。3. MOS晶体管的有源寄生效应是指MOS集成电路中存在的一些不希望的寄生双极晶体管、场区寄生MOS管和寄生PNPN（闩锁效应），这些效应对MOS器件的工作稳定性产生极大的影响。4. 在单阱工艺的MOS器件中（P阱为例），由

5、于NMOS管源与衬底组成PN结，而PMOS管的源与衬底也构成一个PN结，两个PN结串联组成PNPN结构，即两个寄生三极管(NPN和PNP)，一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。影响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。5.版图设计时：为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；工艺设计时：降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP

6、管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。6. 在第二次光刻生成有源区时，进行场氧生长前进行场区离子注入，提高寄生MOSFET的阈值电压，使其不易开启；增加场氧生长厚度，使寄生MOSFET的阈值电压绝对值升高，不容易开启。7. （1）增大基区宽度：由工艺决定；（2）使衬底可靠接地或电源。第3章 集成电路中的无源元件1. 双极性集成电路中最常用的电阻器是基区扩散电阻 MOS集成电路中常用的电阻有多晶硅电阻和用MOS管形成的电阻。2. 反偏PN

7、结电容和MOS电容器。3. 基区薄层电阻扩散完成后，还有多道高温处理工序，所以杂质会进一步往里边推，同时表面的硅会进一步氧化。形成管子后，实际电阻比原来要高，所以需要修正。4. 长时间较的电流流过铝条，会产生铝的电迁移的现象，结果是连线的一端生晶须，另一端则产生空洞，严重时甚至会断裂。5. r(L/W)=R=1K L/W=5 I=V/R=1mAP=(I*I*r)/(WL) 公式变形W=6.32注意：这里各单位间的关系，宽度是微米时，要求电流为毫安，功率的单位也要化成相应的微米单位。第4章TTL电路1. 名词解释电压传输特性：指电路的输出电压VO随输入电压Vi变化而变化的性质或关系（可用曲线表示

8、，与晶体管电压传输特性相似）。 开门/关门电平：开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)；关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。 逻辑摆幅：-输出电平的最大变化区间，VL=VOH-VOL。 过渡区宽度：输出不确定区域（非静态区域）宽度，VW=VIHmin-VILmax。 输入短路电流IIL-指电路被测输入端接地，而其它输入端开路时，流过接地输入端的电流。输入漏电流（拉电流，高电平输入电流，输入交叉漏电流）IIH-指电路被测输入端接高电平，而其它输入端接地时，流过接高电平输入端的电流。 静态功耗-指某稳定状态下消耗的功率，是电

9、源电压与电源电流之乘积。电路有两个稳态，则有导通功耗和截止功耗，电路静态功耗取两者平均值，称为平均静态功耗。 瞬态延迟时间td-从输入电压Vi上跳到输出电压Vo开始下降的时间间隔。Delay-延迟。瞬态下降时间tf-输出电压Vo从高电平VOH下降到低电平VOL的时间间隔。Fall-下降。 瞬态存储时间ts-从输入电压Vi下跳到输出电压Vo开始上升的时间间隔。Storage-存储。 瞬态上升时间tr-输出电压Vo从低电平VOL上升到高电平VOH的时间间隔。Rise-上升。 瞬态导通延迟时间tPHL-（实用电路）从输入电压上升沿中点到输出电压下降沿中点所需要的时间。2.当输入端的信号，有任何一个低

10、电平时： Q1饱和区 Q2 截至区 Q3饱和区 Q4截至区 当输入端的信号全部为高电平时： Q1反向区 Q2饱和区 Q3饱和区 Q4饱和区3. Q5管影响最大，他不但影响截至时间，还影响导通时间。 当输出从低电平向高电平转化时，要求Q5快速退出饱和区，此时如果再导通时IB5越大，则保和深度约大，时间就越长。 当输出从高电平向低电平转化时，希望Q5快速的存储的电荷放完，此时要求IB5尽可能的大。 设计时，IB5 的矛盾带来了很大的困难。4. 两管与非门： 输出高电平低，瞬时特性差。 四管与非门：输出采用图腾柱结构Q3-D ，由于D是多子器件，他会使Tplh明显下降。D还起到了点评位移作用，提高了

11、输出电平。 五管与非门：达林顿结构作为输出级，Q4也起到点评位移作用，达林顿电流增益大，输出电阻小，提高电路速度和高电平负载能力。 四管和五管在瞬态中都是通过大电流减少Tplh.静态中提高了负载能力和输出电平。5. 六管单元用有源泄放回路RB-RC-Q6代替了R3 由于RB的存在，使Q6比Q5晚导通，所以Q2发射基的电流全部流入Q5的基极，是他们几乎同时导通，改善了传输特性的矩形性，提高了抗干扰能力。当Q5饱和后Q6将会替它分流，限制了Q5的饱和度提高了电路速度。在截至时Q6只能通过电阻复合掉存储电荷，Q6比Q5晚截至，所以Q5快速退出饱和区。6. 四管单元六管单元BC由于六管单元在用了有源泄

12、放回路，使Q2-Q5同时导通，四管单元由于Q2进入饱和后，电阻对Q5的基极电流有分流作用，四管单元此时是由于Q2进入饱和区而Q5还未进入饱和区BC段是所对应的传输特性曲线。所以说改善了传输特性的矩形性。7. 输出高电平偏低：VCE3和R5上的电压过大，可以通过减小VCE3和IC3来实现。 输出高电平偏高：VCE5上的电压偏高，可以通过增加IB5来增大Q5饱和度。8. 当电路直接并联后，所有高电平的输出电流全部灌入输出低电平的管子，可能会使输出低电平的管子烧坏。并会使数出低电平抬高，容易造成逻辑混乱。9. 去掉TTL门的高电平的驱动级，oc门输出端用导线连接起来，接到一个公共的上拉电阻上，实施线

13、与，此时就不会出此案大电流灌入，Q5不会使输出低电平上升造成逻辑混乱。第5章MOS反相器1.答：公式： 其中：为了消除半导体和金属的功函数差，金属电极相对于半导体所需要加的外加电压，一般情况下，金属功函数值比半导体的小，一般为负。是开始出现强反型时半导体表面所需的表面势，也就是跨在空间电荷区上的电压降。对于NMOS数值为正是为了支撑半导体表面出现强反型所需要的体电荷所需要的外加电压。于NMOS数值为正是为了把绝缘层中正电荷发出的电力线全部吸引到金属电极一侧所需加的外加电压，对于绝缘层中的正电荷，需要加负电压才能其拉到平带，一般为负。是为了调节阈值电压而注入的电荷产生的影响，对于NMOS，注入P

14、型杂质，为正值。2. 答：器件的亚阈值特性是指在分析MOSFET时，当Vgs<Vth时MOS器件仍然有一个弱的反型层存在，漏源电流Id并非是无限小，而是与Vgs呈现指数关系，这种效应称作亚阈值效应。 影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。3. 答：短沟道效应是指：当MOS晶体管的沟道长度变短到可以与源漏的耗尽层宽度相比拟时，发生短沟道效应，栅下耗尽区电荷不再完全受栅控制，其中有一部分受源、漏控制，产生耗尽区电荷共享，并且随着沟道长度的减小，受栅控制的耗尽区电荷不断减少的现象 影响： 由于受栅控制的耗尽区电荷不断

15、减少，只需要较少的栅电荷就可以达到反型，使阈值电压降低；沟道变短使得器件很容易发生载流子速度饱和效应。4. 答：对于PMOS晶体管，通常情况下衬底和源极都接最高电位，衬底偏压，此时不存在衬偏效应。而当PMOS中因各种应用使得源端电位达不到最高电位时，衬底偏压>0，源与衬底的PN结反偏，耗尽层电荷增加，要维持原来的导电水平，必须使阈值电压（绝对值）提高，即产生衬偏效应。 影响：使得PMOS阈值电压向负方向变大，在同样的栅源电压和漏源电压下其漏源电流减小。5. 答：MOS晶体管存在速度饱和效应。器件工作时，当漏源电压增大时，实际的反型层沟道长度逐渐减小，即沟道长度是漏源电压的函数，这一效应称

16、为“沟道长度调制效应”。影响：当漏源电压增加时，速度饱和点在从漏端向源端移动，使得漏源电流随漏源电压增加而增加，即饱和区D和S之间电流源非理想。6. 答：晶体管开通后，其漏源电流随着漏源电压而变化。当漏源电压很小时，随着漏源电压的值的增大，沟道内电场强度增加，电流随之增大，呈现非饱和特性；而当漏源电压超过一定值时，由于载流子速度饱和（短沟道）或者沟道夹断（长沟道），其漏源电流基本不随漏源电压发生变化，产生饱和特性。7. 答：VDSID非饱和区饱和区VDSsat=VGS-VTH非饱和区：条件：方程：饱和区：条件：方程：8. 解：VinVoutVDDMIRLVin<VT0时，MI处于截止状态

17、，不产生任何漏极电流。随着输入电压增加而超过VT0时，MI开始导通，漏极电流不再为0，由于漏源电压VDS=Vout大于Vin- VT0，因而MI初始处于饱和状态。随着输入电压增加，漏极电流也在增加，输出电压Vout开始下降，最终，输入电压大于Vout+ VT0，MI进入线性工作区。在更大的输入电压下，输出电压继续下降，MI仍处于线性模式。传输特性曲线如图示：VinVoutVOHVOL0dVout/dVin=-1dVout/dVin=-1VIL VIH1）Vin<VT0时，MI截止，Vout= VOH= VDD 2）Vin= VOH=VDD时，Vout=VOL MI：VGS=Vin=VDD

18、VDS=Vout=VOLVDS<VGS-VT0MI非饱和导通 IR=(VDD-Vout)/RL=(VDD-VOL)/RL IM=KN(VGS- VT0)VDS- 1/2VDS2 = KN(VDD- VT0) VOL- 1/2VOL2IM=IRVOL=VDD-VT0+1/KNRL-为使VOL0，要求KNRL >>1 VinVout0VDDKNRL3）Vin=VIL时, MI：VGS=Vin=VILVDS=VoutVDS>VGS-VT0MI饱和导通 IR=(VDD-Vout)/RLIM=1/2 KN (VGS - VT0)2=1/2 KN (Vin - VT0)2IM=IR

19、，对Vin微分，得： -1/RL(dVout/dVin)= KN (Vin - VT0)dVout/dVin=-1VIL=Vin=VT0+1/KNRL此时Vout=VDD-1/2KNRL4）Vin=VIH时, MI：VGS=Vin=VIHVDS=VoutVDS<VGS-VT0MI非饱和导通 IR=(VDD-Vout)/RLIM= KN(VGS- VT0)VDS- 1/2VDS2 = KN(Vin- VT0)Vout- 1/2Vout2IM=IR，对Vin微分，得：-1/RL(dVout/dVin)= KNVou t +(Vin- VTH) dVout/dVin- Vout(dVout/d

20、Vin)dVout/dVin=-1VIH=Vin=VT0+2Vout -1/KNRL代回等式，得：Vout=VIH=VT0+ -1/KNRL9. 解：Vout=VOL时，晶体管非饱和导通，Vin= VOH=VDD (VDD-Vout)/RL= KN（W/L）(VDD- VT0) VOL- 1/2VOL2代值解得：RL（W/L）=2.05×105 可以选择不同的W/L和RL值以满足VOL=0.2V，在最终设计中二者的选取还需考虑其他因素，如电路功耗与硅片面积。表中列出了一些设计中W/L和RL可能的取值和对应每种取值估算的平均直流功耗。W/LRL（K）PDC average(uW)120

21、5. 058.52102.5117.1368.4175.4451.3233.9541.0292.7634.2350.8由表可见，随着RL的减小，直流功耗显著增加，W/L也同时增加。若考虑降低平均直流功耗，可选择较小的宽长比W/L和较大的负载电阻RL，而制造较大的RL需要较大面积的硅区，则还需要在功耗和面积之间折中。10. 解：KN=KN(W/L)=40uA/V2 KNRL=8V-1Vin<VT0时，驱动管截止，Vout= VOH= VDD=5VVOL=VDD-VT0+1/KNRL-=0.147VVIL= VT0+1/KNRL=0.925VVIH=VT0+-1/KNRL=1.97VVNML

22、=VIL-VOL=0.78V VNMH=VOH-VIH=3.03V VNML过小，会导致识别输入信号时发生错误。为得到较好的抗噪声性能，较低的信号噪声容限应至少为VDD的1/4，即VDD=5V时取1.25V。11. 解：VOL=VDD-VT0+1/KNRL-代值解得KNRL=2VIL= VT0+1/KNRL=1.5VVIH=VT0+-1/KNRL=3.1V而VOH= VDD=5VVNML=VIL-VOL=0.9VVNMH=VOH-VIH=1.9V12. 答：采用负载电阻会占用大量的芯片面积，而晶体管占用的硅片面积通常比负载电阻小，并且有源负载反相器电路比无源负载反相器有更好的整体性能。13.

23、答：根据给增强型负载提供不同的栅极偏压，负载晶体管可以工作在饱和区或线性区。VinVoutVDDVinVoutVDDVSS饱和增强型负载反相器只要求一个独立的电源和相对简单的制造工艺，并且VOH限制在VDD-VTL。而线性增强型负载反相器的VOH= VDD，噪声容限高，但需要使用两个独立的电源。由于二者的直流功耗较高，大规模的数字电路均不采用增强型负载nMOS反相器。14.VinVoutVDDMLMIGD S解： 1）Vin=0时，MI截止ML：VDSL= VGSL=VDD-Vout=VDD-VOL VDSL>VGSL-VTL ML始终饱和导通Vout= VOH= VDD-VTL2）Vi

24、n= VDD时，Vout=VOLMI：VGSI=Vin=VDDVDSI=Vout=VOLVDSI < VGSI -VTIMI非饱和导通IDSI = KNI(VGSI- VTI)VDSI- 1/2VDSI2 = KNI(VDD- VTI) VOL- 1/2VOL2IDSL=1/2 KNL (VGSL - VTL)2 =1/2 KNL (VDD- VOL-VTL)2IDSI = IDSLVOL =gmL(VDD - VTL)/2gmI为使VOL0，要求gmL<< gmIVinVout0VDD-VTLgmL/gmI传输特性曲线如图示：VinVoutVDD-VTLgmL(VDD-VT

25、L)/2gmI015.VinVoutVDDMDMEGD S解：1）Vin=0，ME截止MD：耗尽型负载管VTD<0，VGSD=0VDSD=VDD-Vout=VDD-VOL> VGSD - VTD MD 始终饱和导通Vout= VOH= VDD，改善了高电平传输特性2）Vin= VDD，Vout= VOL ME：VGSE=Vin=VDD VDSE=Vout=VOL VDSE<VGSE-VTE MI非饱和导通IDSE= KNE(VGSE- VTE)VDSE- 1/2VDSE2 =KNE(VDD- VTE) VOL- 1/2VOL2IDSD=1/2 KND (VGSD - VTD)

26、2 =1/2 KNDVTD2IDSI = IDSLVOL = VTD2 KND/2 KNE(VDD - VTE) 低电平传输特性仍取决于两管尺寸之比为使VOL0，要求KND << KNE VinVoutVDD0KND/ KNE传输特性曲线如图示：VinVout0VTD2 KND/2 KNE(VDD - VTE)VDD16. 答：耗尽型负载nMOS反相器的制造工艺更加复杂，但可以有陡峭的VTC过渡和更好的噪声容限，并且是单电源供电，整体的版图面积也较小。另外，在CMOS电路中使用耗尽型晶体管还能减少漏电流。17. 解：VOL = VTD2 KND/2 KNE(VDD - VTE) =

27、0.027V VOH = VDD=2V18. 答：CMOS电路是指由NMOS 和PMOS所组成的互补型电路。对于CMOS反相器，Vin=0时，NMOS截止，PMOS导通，Vout=VOH=VDD；Vin= VDD时， NMOS导通，PMOS截止，Vout=VOL=0。高低输出电平理想，与两管无关。从对CMOS反相器工作原理的分析可以看出，在输入为0或VDD时，NMOS 和PMOS总是一个导通，一个截止，没有从VDD到VSS的直流通路，也没有电流流入栅极，因而其静态电流和功耗几乎为0。这也是CMOS电路最大的特点。19. VinVoutVDDMNMPVinVoutVDD0dVout/dVin=-

28、1dVout/dVin=-1Vin=VoutVIL VIH解：1）Vin=VILMN：VGSN = Vin= VIL VDSN = VoutVDSN>VGSN- VTNMN 饱和导通IDSN =1/2 KN(VGSN - VTN)2 =1/2KN(VIL- VTN)2 MP：- VGSP = VDD - Vin= VDD - VIL- VDSP = VDD - Vout- VDSP < - VGSP (-VTP)MP非饱和导通IDSP= KP(-VGSP- |VTP|)( -VDSP)- 1/2(-VDSP)2 =KP(VDD- VIL -|VTP|)( VDD - Vout) -

29、 1/2( VDD - Vout)2IDSN = IDSP，对VIL微分，得：KP(VDD- VIL -|VTP|)(-dVout/dVin)+(-1) ( VDD - Vout)- ( VDD - Vout) (-dVout/dVin)=KN(VIL-VTN)dVout/dVin=-1VIL=(2Vout+VTP-VDD+KRVTN)/(1+KR) 其中KR =KN/KP2）Vin= VIH MN：VGSN = Vin= VIH VDSN = VoutVDSN <VGSN- VTNMN 非饱和导通IDSN= KN(VGSN- VTN)VDSN- 1/2VDSN2 =KN(VIH- VT

30、N) Vout- 1/2 Vout2MP：- VGSP = VDD - Vin= VDD - VIH- VDSP = VDD - Vout- VDSP > - VGSP (-VTP)MP饱和导通IDSP =1/2 KP(-VGSP - |VTP|)2 =1/2KP(VDD-VIH-|VTP|)2IDSN = IDSP，对VIH微分，得：KN(VIH-VTN) (dVout/dVin)+Vout-Vout(dVout/dVin)=KP(VDD-VIH-|VTP|)dVout/dVin=-1VIH=VDD+VTP +KR(2Vout +VTN) /(1+KR) 其中KR =KN/KP20.

31、解：Vin =VM，NMOS、PMOS均饱和导通 IDSN =1/2NCOX(W/L)N(VGSN - VTN)2=1/2KN(VM- VTN)2IDSP =1/2PCOX(W/L)P(-VGSP - |VTP|)2 =1/2KP(VDD-VM-|VTP|)2由IDSN = IDSP得：VM=(VDD+VTP+VTN)/(1+) 其中KR =KN/KP 当工艺确定，VDD、VTN、VTP、N、P均确定 因而VM取决于两管的尺寸之比WN/WP21 答：1）电子迁移率较大，是空穴迁移率的两倍，即N=2P。 2）根据逻辑阈值与晶体管尺寸的关系VMWP/WN，在VM较大的取值范围中，WPWN。22.

32、解：KR=KN/KP=2.5CMOS反相器的VOL=0V，VOH=VDD=3.3VVIL=(2Vout+VTP-VDD+KRVTN)/(1+KR)=0.57Vout-0.71Vin = VIL时，有1/2KN(VIL- VTN)2=KP(VDD- VIL -|VTP|)( VDD - Vout) - 1/2( VDD - Vout)20.66 Vout2+0.05 Vout -6.65=0解得：Vout =3.14V VIL=1.08VVIH=VDD+VTP +KR(2Vout +VTN) /(1+KR)=1.43 Vout+1.17Vin = VIH时，有KN(VIH- VTN) Vout-

33、 1/2 Vout2=1/2KP(VDD-VIH-|VTP|)22.61Vout2+6.94Vout-2.04=0解得：Vout=0.27V VIH=1.55VVNML=VIL-VOL=1.08V VNMH=VOH-VIH=1.75V23. 解：KR= NCOX(W/L)N/pCOX (W/L)P=1.6对于CMOS反相器而言，VOL=0V，VOH=VDD=3.3VVIL=(2Vout+VTP-VDD+KRVTN)/(1+KR)=0.77Vout-1.17当Vin = VIL时，NMOS饱和导通，PMOS非饱和导通由IDSN = IDSP得：1/2KN(VIL- VTN)2=KP(VDD- V

34、IL -|VTP|)( VDD - Vout) - 1/2( VDD - Vout)22.04 Vout2+8.30 Vout -44.90=0解得：Vout =3.077V VIL=1.2V同理，VIH=VDD+VTP +KR(2Vout +VTN) /(1+KR)=1.23 Vout+1.37当Vin = VIH时，PMOS饱和导通，NMOS非饱和导通由IDSN = IDSP得：KN(VIH- VTN) Vout- 1/2 Vout2=1/2KP(VDD-VIH-|VTP|)25.53Vout2+24.62Vout-6.15=0解得：Vout=0.24V VIH=1.66V该CMOS反相器

35、的噪声容限：VNML=VIL-VOL=1.2V VNMH=VOH-VIH=1.64V逻辑阈值：VM=(VDD+VTP+VTN)/(1+)=1.48V24. 解：1）VM=(VDD+VTP+VTN)/(1+) 即1.4=(3.3-0.7+0.6)/ (1+) 解得：KR=2.25 KR =KN/KP=(NCOXWN/LN)/ (PCOXWP/LP) 即2.25=60WN/25WP WN/WP=0.9375 2）VTN 、VTP在标称值有正负15%的变化 则VTNmin =0.51V VTNmax=0.69V VTPmin=-0.805V VTPmax=-0.595VVMmin=(VDD+VTPm

36、in+VTNmin)/(1+)=1.304V VMmax=(VDD+VTPmax+VTNmax)/(1+)=1.496V VM：1.3041.496V25. 答：有比反相器在输出低电平时，驱动管和负载管同时导通，其输出低电平由驱动管导通电阻和负载管导通电阻的分压决定。为保持足够低的低电平，两个等效电阻应保持一定的比值。当驱动管为增强型N沟MOSFET，负载管为电阻或增强型MOSFET或耗尽型MOSFET时，即E/R反相器、E/E反相器、E/D反相器属于有比反相器。而无比反相器在输出低电平时，只有驱动管导通，负载管是截止的，理想情况下，输出低电平为0。当驱动管为增强型N沟MOSFET，负载管为P

37、沟MOSFET时，即CMOS反相器即属于无比反相器，具有理想的输入低电平0。26. 答：对于CMOS反相器，静态功耗是指当输入为0或VDD时，NMOS 和PMOS总是一个导通、一个截止，没有从VDD到VSS的直流通路，也没有电流流入栅极，功耗几乎为0。 动态功耗包括短路电流功耗和瞬态功耗。短路电流功耗是指输入由0跳变到1或由1跳变到0的瞬变过程中，NMOS 和PMOS都导通，存在从VDD到VSS的电流通路。瞬态功耗是指电路开关动作时，对输出端负载电容进行充放电引起的功耗。27. 解：VinVouttttPLHtPHLtftr50%50%50%50%90%90%10%10%图中，导通延迟时间为t

38、PHL，截止延迟时间为tPLH延迟时间tpd=(tPHL+tPLH)/2 上升时间tr=2CL/KNVDD KN=NCOX(W/L)N 下降时间tf =2CL/KPVDD KP=PCOX(W/L)P 若希望tr=tf，则要求WP=2WN第6章 CMOS静态逻辑门1. 解：AVDDBVDDAABBVDDF2. 解：全加器的求和输出Sum和进位信号Carry表示为三个输入信号A、B、C的函数：Sum=ABC=Carry(A+B+C)+ABCCarry=(A+B)C+ABABBVDDDAAAAAAAVDDDBBBBBBCCCCCCCarrySum3. 解：标准反相器的导电因子为KN=KP逻辑门KN1

39、=KN2=KN，KP1=KP2=KP1） A=B=0时，上拉管的等效导电因子Keffp=KP/22） A=0，B=1或A=1，B=0时，下拉管的等效导电因子Keffn=KN3） A=B=1时，下拉管的等效导电因子Keffn=2KN在最坏的工作条件下，即1）2），应使Keffn=KN=KN，Keffp=KP/2= KPKN=KP 即2NCOX(W/L)N=PCOX(W/L)PWP/WN=2N/P=5为保证最坏工作条件下，各逻辑门的驱动能力与标准反相器的特性相同，要求P管的沟道长度比N管大5倍以上。4. 解：AABBDDCCVDDF标准反相器的导电因子为KN=KP逻辑门KN1=KN2= KN3 =

40、KN4=KN，KP1=KP2= KP3 =KP4=KP1）ABCD=0时，上拉管的等效导电因子Keffp= KP2）A、B、C、D中有一个为1时，上拉管的等效导电因子Keffp=2/3 KP3）A、B中有一个为1且C、D中有一个为1时，上拉管的等效导电因子Keffp=KP/24）ABCD=1时，下拉管的等效导电因子Keffn= KN5）AB、CD中有一个为1时，下拉管的等效导电因子Keffn=KN/2在最坏的工作条件下，即3）5），应使Keffn=KN/2=KN，Keffp=KP/2= KPKN=KP 即NCOX(W/L)N=PCOX(W/L)PWP/WN=N/P=2.5要求P管的尺寸比N管大

41、2.5倍以上。5. 答：CMOS静态逻辑门的功耗包括静态功耗和动态功耗。静态功耗几乎为0。但对于深亚微米器件，存在泄漏电流引起的功耗，此泄漏电流包括栅极漏电流、亚阈值漏电流及漏极扩散结漏电流。动态功耗包括短路电流功耗，即切换电源时地线间的短路电流功耗和瞬态功耗，即电容充放电引起的功耗两部分。6. 答：电路的功耗主要由动态功耗决定，而动态功耗取决于负载电容、电源电压和时钟频率，所以减少负载电容，降低电源电压，降低开关活动性是有效降低电路功耗的方法。7. 解：1=(80+10/3CR)+（0 +CR)=90 +13/3CR2=（40 +2CR）+（20 +5/3CR）=60 +11/3CR因而第二

42、种组合逻辑速度更快。第7章 传输门逻辑一、填空1写出传输门电路主要的三种类型和他们的缺点：（1） ，缺点： ；（2） ，缺点： ；（3） ，缺点： 。答案： NMOS传输门，不能正确传输高电平，PMOS传输门，不能正确传输低电平，CMOS传输门，电路规模较大。2传输门逻辑电路的振幅会由于 减小，信号的 也较复杂，在多段接续时，一般要插入 。答案： 阈值损失，传输延迟，反相器。3. 一般的说，传输门逻辑电路适合 逻辑的电路。比如常用的 和 。答案：异或，加法器，多路选择器二、解答题1分析下面传输门电路的逻辑功能，并说明方块标明的MOS管的作用。答案：根据真值表可知，电路实现的是OUT=AB的与门

43、逻辑，方块标明的MOS管起到了电荷保持电路的功能。2. 根据下面的电路回答问题： 分析电路，说明电路的B区域完成的是什么功能，设计该部分电路是为了解决NMOS传输门电路的什么问题？答案：当传输高电平时，节点n1电位升高，当电位大于反向器IV1的逻辑阈值时，反向器输出低电平，此低电平加在P1管上，P1管导通，n1的电位可以上升到VDD。当传输低电平时，节点n1电位较低，当电位小于反向器IV1的逻辑阈值时，反向器输出高电平，此高电平加在P1管上，P1管截止，n1的电位保持传输来的低电平。说明B部分电路具有电荷保持电路的功能。设计该部分电路是为了解决NMOS传输门电路由于阈值电压不能正确传输高电平的

44、问题。3假定反向器在理想的 VDD/2时转换, 忽略沟道长度调制和寄生效应，根据下面的传输门电路原理图回答问题。 （1） 电路的功能是什么？ （2） 说明电路的静态功耗是否为零，并解释原因。答案：（1） 这个电路是一个 NAND 门 （2） 当 A=B= VDD, 在节点 x 的电压为 VX=VDD-Vt。这引起在传输晶体管驱动的反向器的静态功耗。 4. 分析比较下面2种电路结构，说明图1的工作原理，介绍它和图2所示电路的相同点和不同点。 图1 图 2答案： S作为控制电压，由栅极输入。当S为高电平时，I1可以正常传输，而I2不能穿过MOS单元。反之，当S为低电平时，I2可以正常传输，而I1不

45、能。由此可以看出，图1电路完成的是2输入选择器的功能。 图1和图2都可以完成2输入选择器的功能。图1需要7 个晶体管单元，而图2需要14个晶体管单元。图1采用传输门结构明显缩小了电路的规模。5根据下面的电路回答问题。已知电路B点的输入电压为2.5V，C点的输入电压为0V。当A点的输入电压如图a时，画出X点和OUT点的波形，并以此说明NMOS和PMOS传输门的特点。 A点的输入波形答案: X点的输出波形 OUT点的输出波形由此可以看出，NMOS传输门电路不能正确传输高电平，PMOS传输门电路不能正确传输低电平。6写出逻辑表达式C=AB的真值表，并根据真值表画出基于传输门的电路原理图。答案：.7.

46、 相同的电路结构，输入信号不同时，构成不同的逻辑功能。以下电路在不同的输入下可以完成不同的逻辑功能，写出它们的真值表，判断实现的逻辑功能。 图1 图2答案： 图1完成的是异或逻辑，图2完成的是同或逻辑。8.分析下面的电路，根据真值表，判断电路实现的逻辑功能。答案：根据真值表分析可知，电路实现的是 OUT=ABC的功能。第8章 动态逻辑电路一、填空1对于一般的动态逻辑电路，逻辑部分由输出低电平的 网组成，输出信号与电源之间插入了栅控制极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的 。答案： NMOS, PMOS, NOMS2.对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许

47、有 跳变，对 PUN网只允许有 跳变，PDN与PDN相连或PUN与PUN相连时中间应接入 。答案：0 ® 1， 1 ® 0 ， 反相器二、解答题1. 分析电路，已知静态反向器的预充电时间，赋值时间和传输延迟都为 T/2。说明当输入产生一个 0->1 转换时会发生什么问题? 当 1->0 转换时会如何? 如果这样，描述会发生什么并在电路的某处插入一个反向器修正这个问题。答案：如果输入产生一个 1->0 转换时不存在问题，只要当赋值阶段开始时输入是稳定的。然而，如果输入产生一个0->1转换，Out1 将开始预充电到1，而在赋值阶段开始以后一段时间变为0。

48、在我们的例子中这个时间为T/2。 这能够使下一个PDN在Out1变低前将Out2拉低，并且在Out2中引起误差。要解决这个问题，在PDN产生Out2 前插入这个反向器。2.从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。从而说明CMOS动态组合逻辑电路的特点。 图A 图B答案：图A是CMOS静态逻辑电路。图B是CMOS动态逻辑电路。2电路完成的均是NAND的逻辑功能。图B的逻辑部分电路使用了2个MOS管，图A使用了4个MOS管，由此可以看出动态组合逻辑电路的规模为静态电路的一半。图B的逻辑功能部分全部使用NMOS管，图A即使用NMOS也使用PMOS，由于NMOS的速度高于PMO

49、S，说明动态组合逻辑电路的速度高于静态电路。3.分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。答案：该电路可以完成OUT=AB的与逻辑。与一般动态组合逻辑电路相比，它增加了一个MOS管Mkp,这个MOS管起到了电荷保持电路的作用，解决了一般动态组合逻辑电路存在的电荷泄漏的问题。4. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。答案：该电路可以完成NAND逻辑。与一般动态组合逻辑电路相比，它增加了一个MOS管Mkp，它可以解决一般动态组合逻辑电路存在的电荷分配的问题。对于一般的动态组合逻辑电路，在评估阶段，A

50、=“H” B=“L”, 电荷被OUT处和A处的电荷分配，整体的阈值下降，可能导致OUT的输出错误。该电路增加了一个MOS管Mkp，在预充电阶段，Mkp导通，对C点充电到Vdd。在评估阶段，Mkp截至，不影响电路的正常输出。5.简述动态组合逻辑电路中存在的常见的三种问题，以及他们产生的原因和解决的方法。答案：动态组合逻辑电路中存在的常见的三种问题是电荷泄漏，电荷分配和时钟馈通。电荷泄漏产生的原因是与输出相连的MOS管的漏电流，导致输出的电压下降，可能造成输出电压的跳变，形成错误。解决办法是在电路中接入电荷保持电路，将输出拉回到高电平。电荷分配产生的原因是电路中某些节点导通时各处存在的电容之间电荷的再分配，会导致电路阈值下降，影响输入结果。解决办法是在电路中对中间节点进行预充电。时钟馈通产生的原因是预充电时时钟输入和动态输出节点的电容耦合引起的。它会导致COMS出现闩锁，影响输出结果。解决办法是在设计和布置动态电路版图时减少电容耦合情况的发生。6. 分析下列电路的工作原理，画出输出端OUT的波形。 答案：7.结合下面电路，说明动态组合逻辑电路的工作原理。答案：动态组合逻辑电路由输出信号与电源之间插入的时钟信号PMOS,NMOS逻辑网和逻辑网与地之间插入的时钟信号