数字电路域逻辑设计8-1

1、第第8章章 可编程逻辑控件可编程逻辑控件 前面提到的74系列的各种数字集成器件如译码器,编码器等,具有的功能是不变的_通用型逻辑器件。 在设计一个复杂的数字电路时，有以下二种方法： 1.使用通用型逻辑器件，将电路分成若干模块，按自底向上的方法进行设计。设计的数字电路体积与功耗均较大，可靠性也低，且容易被复制。2.使用可编程逻辑器件（PLD）由用户根据需要对器件编程来设计。传统的方法是采用固定功能的通用器件传统的方法是采用固定功能的通用器件(如与非如与非门门,译码器等译码器等),通过设计电路来实现相应的逻辑。通过设计电路来实现相应的逻辑。可编程逻辑器件，是一种成批生产的单片数字可编程逻辑器件，是

2、一种成批生产的单片数字集成电路集成电路,其内部结构已定，逻辑功能是通过用户其内部结构已定，逻辑功能是通过用户对器件编程来设定的。可编程逻辑器件的出现对器件编程来设定的。可编程逻辑器件的出现,改改变了传统的数字系统设计方法变了传统的数字系统设计方法.可编程逻辑器件的发展经历了由可编程逻辑器件的发展经历了由PLD-SPLD-CPLD（FPGA）的过程。）的过程。可编程逻辑器件与通用型逻辑器件的区别可编程逻辑器件与通用型逻辑器件的区别可编程逻辑器件的分类可编程逻辑器件的分类1.按集成度按集成度(PLD)分类分类 可编程逻辑器件（PLD） 简单 PLD 复杂 PLD PROM PAL PLA GAL

3、CPLD FPGA 电路符号表示电路符号表示PLD的互补缓冲器的互补缓冲器 PLD的互补输入的互补输入 PLD中与阵列表示中与阵列表示PLD中或阵列的表示中或阵列的表示 阵列线连接表示阵列线连接表示 1.PROM的逻辑阵列结构的逻辑阵列结构与阵列（不可编程）或阵列（可编程）0A1A1nA0W1W1pW0F1F1mFnp2任意逻辑函数可由“与”,“或”逻辑表达.如F=AB+ACPROM表达的表达的PLD图阵列图阵列与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F用用PROM完成半加器逻辑阵列完成半加器逻辑阵列与 阵 列 （ 固 定 ）或 阵 列（ 可 编 程 ）0A1A1A1A0A

4、0A1F0F01110100AAFAAAAF2.PLA的逻辑阵列结构的逻辑阵列结构与 阵 列 （ 可 编 程 ）或 阵 列（ 可 编 程 ）0A1A1A1A0A0A1F0FPLA特点特点:与阵列与或阵列均可编程与阵列与或阵列均可编程. PLA与与 PROM逻辑阵列的比较逻辑阵列的比较0A1A1F0F2A2F0A1A1F0F2A2FPROMPLA3.PAL的逻辑阵列结构的逻辑阵列结构0A1A1F0F0A1A1F0FPAL结构特点结构特点:与阵列可编程与阵列可编程,或阵列固定或阵列固定.PAL的常用表示：的常用表示：有固定的有固定的2个最小项个最小项,但内容未定但内容未定4.GAL逻辑阵列结构逻辑

5、阵列结构逻辑宏单元输入/输出口输入口时钟信号输入三态控制可编程与阵列固定或阵列GAL16V8:最多可有最多可有16个输入个输入,8个输出个输出.8. 3 复杂可编程逻辑器件复杂可编程逻辑器件CPLDMAX7128S的结构的结构逻辑阵列块逻辑阵列块每每16个宏单元组成个宏单元组成一 组 ， 构 成 一 个一 组 ， 构 成 一 个LAB。多个。多个LAB通通过可编程互连阵列过可编程互连阵列PIA和全局总线相和全局总线相连。每个连。每个LAB还与还与相应的相应的I/O控制模块控制模块相连，以提供直接相连，以提供直接的输入和输出通道。的输入和输出通道。CPLD是一种高密度,高速度,低功耗的可编程逻辑

6、器件,采用了EPROM，EEPROM，快闪存储器，SRAM等工艺。CPLD的主要性能特点：的主要性能特点：(1) 可进行多次编程、改写和擦除。可进行多次编程、改写和擦除。(2) 具有高密度、高速度、高可靠性和低功耗的特点。具有高密度、高速度、高可靠性和低功耗的特点。(3) I/O端数和内含触发器可多达数百个，集成度高。端数和内含触发器可多达数百个，集成度高。(4) 有灵活多样的逻辑结构，可满足各种数字电路系统设有灵活多样的逻辑结构，可满足各种数字电路系统设计的需要。计的需要。(5) 内部时间延迟与器件结构和逻辑连接无关，各模块之内部时间延迟与器件结构和逻辑连接无关，各模块之间提供了固定延时的快

7、速互连通道，可预测时间延迟，易于消间提供了固定延时的快速互连通道，可预测时间延迟，易于消除竞争冒险现象。除竞争冒险现象。(6) 对于采用对于采用SRAM工艺的工艺的CPLD，需要进行数据配置才可，需要进行数据配置才可以完成设计要求的功能，断电后，配置数据自动消失。采用其以完成设计要求的功能，断电后，配置数据自动消失。采用其它工艺的它工艺的CPLD，断电后数据仍保存。，断电后数据仍保存。CPLD内部结构内部结构(2) 宏单元：宏单元：能够配置为时序或逻辑工作方式。由逻辑阵列，乘积项选择矩阵，可编程触发器组成。(3) 扩展乘积项：扩展乘积项：大多数逻辑函数能够用每个宏单元的乘积项实现，但有一些逻辑

8、函数会比较复杂，需要附加乘积项。(1) 逻辑阵列块逻辑阵列块(LAB)逻辑阵列块(LAB)由16个宏单元的阵列组成,通过可编程连线(PIA)和全局总线连在一起。(4) 可编程连线阵列可编程连线阵列PIA(5)I/O控制块控制块 不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。8.4现场可编程门阵列（FPGA）器件8.4.1概述概述8.4.2FPGA器件基本结构器件基本结构8.4.3可配置逻辑模块（可配置逻辑模块（CLB）8.4.4可编程可编程I/O模块（模块（IOB）8.4.5可编程内部互连资源（可编程内部互连资源（ICR）8.4.6FPGA的应用举例的应用举例表8

9、-4-1 XC4000系列器件主要特征8.4.1概述概述FPGA一般是一般是可配置逻辑模块可配置逻辑模块,输入输入/输出模块输出模块和和互连资源互连资源ICR 及一个用于存放编程数据的及一个用于存放编程数据的静态存储器静态存储器SRAM组成。不同组成。不同公司的公司的FPGA器件基本结构、性能不尽相同。器件基本结构、性能不尽相同。图8- -4- -1 XC4000系列FPGA基本结构CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可编程开关矩阵可编程开关矩阵可编程输入可编程输入/输出模块输出模块IOB互连资源互连资源ICR可配置逻辑模块可配置逻辑

10、模块CLB8.4.2FPGA器件基本结构器件基本结构IOB:内部逻辑阵列与外部内部逻辑阵列与外部引出线之间的编程接口；引出线之间的编程接口；ICR:经编程实现经编程实现CLB与与CLB以及以及CLB与与IOB之间之间的互连。的互连。8.4.3可配置逻辑模块（可配置逻辑模块（CLB）每个每个CLB由两个由两个触发器触发器、两个独立的、两个独立的4输入输入组合逻辑函数发组合逻辑函数发生器生器F,G（F1-F4、G1-G4）和由数据选择器组成的）和由数据选择器组成的内部控制电路内部控制电路构成。构成。CLB有有13个输入和个输入和4个输出，个输出，输入与输出可与输入与输出可与CLB周围的互连周围的互

11、连资源相连，如图资源相连，如图8- -4- -3所示。所示。图8- -4- -3 CLB与互连资源互连关系开关开关矩阵矩阵开关开关矩阵矩阵开关开关矩阵矩阵开关开关矩阵矩阵F4 C4 G4 YoutYG3C3F3G2C2F2XoutG1C1KF1X互连资源互连资源C1ECQ1DRD时钟时钟CP1图8- -4- -2 XC4000系列CLB基本结构G1G4逻辑逻辑函数函数GG1G2G3G4GF1F4逻辑逻辑函数函数FF1F2F3F4FF,G,H1逻辑逻辑函数函数HHFGHDINFGHDINGHHFRDR/S控制控制C1ECQ1DRD1RDR/S控制控制YQXQXYH1DINS/RECC1C2C3C

12、4图8- -4- -4 CLB的配置F/GF/G4变量变量输入输入(a)F/GF/G5变量变量输入输入输出输出(b)HHFF9变量变量输入输入输出输出(c)HHGG输出输出每个组合逻辑函数发生器的输出可以是每个组合逻辑函数发生器的输出可以是4变量的任意组合逻变量的任意组合逻辑函数。辑函数。第三个组合逻辑函数发生器第三个组合逻辑函数发生器H(来自外部来自外部)，可以完成，可以完成3输入（的输入（的任意组合逻辑函数。任意组合逻辑函数。将将F、G和和H编程组合配置，编程组合配置，一个一个CLB可以完成任意两个独立可以完成任意两个独立4变量或任意一个变量或任意一个5变量逻辑函数；变量逻辑函数；或任意一

13、个或任意一个4变量逻辑函数加上一变量逻辑函数加上一些些5变量逻辑函数；甚至一些变量逻辑函数；甚至一些9变变量逻辑函数。量逻辑函数。图8- -4- -8 9位数据偶校验F9位数据位数据并行输入并行输入偶校验偶校验输出输出(a)HHGa1a2a3a4a9a5a6a7a89位位数据数据偶校验偶校验a1a2a3a4a5a6a7a8a9EVEN(b)FPGA的应用举例的应用举例例例8- -8用一个用一个CLB实现一个实现一个9位数据偶校验。位数据偶校验。解解采用一个采用一个CLB实现一个实现一个9位数据偶校验器电路如图位数据偶校验器电路如图8- -4- -8所所示。示。第第1级两个级两个4输入组合逻辑函

14、数输入组合逻辑函数发生器分别鉴别前发生器分别鉴别前8位位1的个数，输的个数，输出分别送到第出分别送到第2级组合逻辑函数发级组合逻辑函数发生器的输入，与第生器的输入，与第9位数据进行比位数据进行比较。当较。当1的个数为偶数时，输出的个数为偶数时，输出EVEN为低电平，反之为高电平。为低电平，反之为高电平。图8- -4- -9 边沿触发161 RAMWE DINGCPG1G2G3G4地址线地址线A0A3WE DINFCPF1F2F3F4地址线地址线A0A3WE D1D0ECC1C2C3C4GFM时钟时钟CP输出输出输出输出例例8- -9用一个用一个CLB构成两个边沿触发的构成两个边沿触发的161

15、RAM。解解采用一个采用一个CLB构成两个构成两个161 RAM电路如图电路如图8- -4- -9所所示。示。在在RAM模式下，模式下，F和和G函函数发生器中的查找表分别作为数发生器中的查找表分别作为161 RAM。F和和G的的4个输入个输入端分别对应存储器的端分别对应存储器的4位地址位地址线线(F和和G地址一致地址一致)，来自控制，来自控制信号的信号的D1、D0分别为分别为G和和F的的单个数据输入线，单个数据输入线，WE为写使为写使能控制线。能控制线。例例8- -11用用XC4000系列器件实现一个系列器件实现一个4位二进制同步加位二进制同步加/减减计数器。计数器。解解设设M为加为加/减控制

16、信号。当减控制信号。当M=0时，为时，为加法加法计数，状态计数，状态转移方程为转移方程为 CPQQQQQQQQQCPQQQQQQQCPQQQQQCPQQnnnnnnnnnnnnnnnnnnnnnnn321032101321021012101011010当当M=1时，为时，为减法减法计数，状态转移方程为计数，状态转移方程为 CPQQQQQQQQQCPQQQQQQQCPQQQQQCPQQnnnnnnnnnnnnnnnnnnnnnnn321032101321021012101011010图8- -4- -11例8- -11逻辑图组合函数组合函数发生器发生器C11DQC11DQCLBQ0Q1组合函数组

17、合函数发生器发生器C11DQC11DQCLBQ2Q3Q0Q1MQ0Q1MQ2Q3时钟时钟CP4位二进制位二进制加加/减减计数器计数器(a)Q0Q2Q1Q3CPM(b)一个一个CLB中含有两个中含有两个D触发器，并且可以实现两个独立的触发器，并且可以实现两个独立的4变量或变量或5变量组合逻辑函数。因此，用两个变量组合逻辑函数。因此，用两个CLB可以实现一个可以实现一个4位二进制同步加位二进制同步加/减计数器。减计数器。C11DQ触发器触发器C11DQ触发触发锁存器锁存器延时延时摆率摆率控制控制上拉上拉/下下拉电阻拉电阻VCC输出输出缓冲器缓冲器输入输入缓冲器缓冲器OE输出输出输出输出时钟时钟I1

18、I2输入输入时钟时钟I/O8.4.4可编程可编程I/O模块（模块（IOB）XC4000 IOB由由输入触发器输入触发器、输入缓冲器输入缓冲器和和输出触发输出触发/锁存锁存器器、输出缓冲器输出缓冲器组成，每个组成，每个IOB控制一个外部引出端。控制一个外部引出端。来自内部信号通过编程，可以将通过编程，可以将IOB定义为直接输入定义为直接输入,寄存输入或锁存输入寄存输入或锁存输入8.4.5可编程内部互连资源（可编程内部互连资源（ICR）ICR由纵横分布在由纵横分布在CLB阵列之间的金属线网络和位于纵横线阵列之间的金属线网络和位于纵横线交叉点上的可编程开关矩阵组成。交叉点上的可编程开关矩阵组成。XC4000系列使用的是分层连线资源结构，根据应用的不同，系列使用的是分层连线资源结构，根据应用的不同，ICR提供提供3种连接结构种连接结构:通用单通用单/双长线连接双长线连接、长线连接长线连接和和全局连接全局连接。通用单通用单/双长线连接双长线连接:主要用于相邻主要用于相邻CLB之间的连接，任意两点之间的连接，任意两点间的连接都要通过开关矩阵。间的连接都要通过开关矩阵。长线连接长线连接:在通用单在通用单/双长线的旁边还有双长线的旁边还