种新型8位DAC的设计ppt课件

1、一种新型8位DAC的设计2021年年 8月月14日日中国科学院高能物理研讨所中国科学院高能物理研讨所罗江平罗江平中国科学院中国科学院“核探测技术与核电子学重点实验室核探测技术与核电子学重点实验室DAC的运用 DAC运用： 准确电压源的产生 音频信号的重建 视频信号的产生 微型处置器中的低功耗DAC 本设计主要是运用在高能物理读出电子学上面,提供甄别器的阈值.国内外的运用ATLAS pixel chipBES MDC电子学系统，校准刻度直流电压产生电路 OPERA Chip ( LAL ORSAY)DAC 组成框图 D/A转换器普通由数字存放器模拟电子开关电路，解码网络，求和电路以及基准电压组成

2、。数字量以串行或者并行方式输入，本设计中采用一个串并转换电路替代数字存放器来控制输入。 任务原理数模转换器的功能就是把数字量转换成模拟量，通常这种转换是线性 的 。 设 数 模 转 换 器 输 入 的 数 字 量 为 n 位 二 进 制 码 DD=D1D2.Dn，D1为最高位Most Significant Bit,简称MSB，Dn为最低位Least Significant Bit，简称LSB，那么输出模拟量A与输入数字量D之间的函数关系可以用下式来表示：输出模拟量与输入数字量成正比。输出模拟量由一系列二进制分量叠加而成的，每一个二进制分量为该位的权与模拟参考量K的积,，数模转换器的根本任务原

3、理是基于权的控制，即权电压相加或权电流相加。 120121( 222 )2nnnn iniiA KD K DDDKD倒T型构造的尝试问题：单调性不好毛刺比较宽功耗大缘由：开关不同步 TWO STAGE RESISTIVE DIVIDER DAC 自创的构造,可分为coarse resistor (M bit)和fine resistor (N bit),总的电阻个数2M+2N2M+N节省面积构造选择思索要素:Process&mismatch dispersionRadiation impact电阻型DAC主体构造 Ron = L/ (W * B * (Vgs-Vt) Bandgap f

4、or RP RN带隙基准电压随温度变化曲线，近似零温度系数DAC静态性能INL,DNL)的测试 测试DAC时，理想的ADC用来将输入规范模拟信号正弦、ramp转为数字正弦、 ramp 经过待测dac得到输出模拟阶梯波与输入瞬态波形相减得到.INL测试(DACA+dac_inl_8bit)INL(0.27985LSB)DNL测试(DACA+dac_dnl_8bit)DNL(0.274201LSB)INL和DNL测试DNL = |(VD+1- VD)/VLSB-IDEAL - 1 | , where 0 D 2N - 2. INL = | (VD - VZERO)/VLSB-IDEAL - D |

5、 , where 0 D 2N-1.ENOB=SNR-1.76/6.02Tsettle(建立时间测试) 测试方法: 输入ramp+idealADC (ramp刚好满足在01111111 到10000000所对应的值,思索 这时开关同时开,闭合建立时间 应该最长) 测得建立时间约为65ns (稳定到误差1%以内)芯片幅员DAC电阻串以及控制开关及相应 控制门级电路幅员幅员部分主要思索了对称以及匹配,以及添加维护环DAC Tran的波形00000000到1111111转换图00000000到10101010转化图分析它们模拟信号随数字输入码变化依次上升的波形对我们掌握任务原理很有用途综合数字电路以

6、及Modelsim功能仿真数字电路部分主要实现串并转换的功能Wr_en, 使能管脚Dsync 同步信号1.首先必需加reset信号2.一次输入8bit的数字信号(串行),同步信号dsyc必需跟输入信号坚持同步3.在八位的数字信号接纳后必需等待一个时钟的时间(要思索幅员带入的寄生延迟)这时候使读写wr_en信号有效4.坚持wr_en有效直到下一个串行输入脉冲的到来全芯片幅员及LVS简化网表以加快仿真速度以及更快定位大寄生电阻和电容net .抽取电容时在PEX rule里添加选项 PEX REDUCED LUMPED C 10 可以大大简化网表 .在XRC的rule file当中添加如下选项 PE

7、X YOLERANCE DISTRIBUTED R 10 将每个net寄生小电阻阻值迭加 大大简化网表，从行减少到行左右后仿真DNL(差分非线性)INL(积分非线性)后仿的一些阅历教训 1.对于具有比较多的数字逻辑单元的schematic最好调用 已有的数字单元库,由于它具有更好的工艺稳定性,最重要的是寄生效应会小的多. 2.规划必需合理,从电气角度出发,不能只顾及电路的美观. 3.对于电源规划可以思索上下布VDD,中间布VSS.衬底和地要分开,减少藕荷噪声. 4.后仿DNLINL过大 (采用理想8bitADC测试方法) 经过对每个net进展细仿，确定为电源线以及输出NET的寄生电阻电容效应太

8、大，由此带来了毛刺，IR_drop效应,采用固定周期取稳定点然后线性拟合后结果没问题DAC一些想法 1.就本设计而言假设只是根据串行输入得到一个基准压值的话没必要用到串并转换电路,可以思索用更简单的方法,比如用移位存放器再经过锁存同步输入DAC的模拟部分管脚即可,这样可防止PAD的寄生电容电阻给DAC带来glitch. 2.对此次设计后仿的glitch问题的处理方案有两个: a.减慢时钟沿速度 b.在串行数据输入时才同步参与时钟,其他时辰关断时钟. 3.要得到一个特别准确的基准电压值必需采用新的构造(这个有待进一步的研讨)仿真目的设计采用新加坡特许半导体Chart 0.35um SiGe 工艺

9、，3.3V单电源供电，工艺成熟稳定。在正常的任务温度25，不同的工艺角Typical、SS、FF、FS、SF下仿真图6、7得到DAC性能如下表所示:DNL（微分非线性） -0.3LSB+0.3LSBINL（积分非线性）-0.15LSB+0.25LSBTsetup (建立时间)65ns74nsPower disipassion3.5mw4mwFSR+(11111111)1.21 VFSR-(00000000)0 VDAC芯片测试 测试方法: ADC(12bit)+DAC+ADC测试方案 1.静态测试 INL+DNL测试,12位的输入码字从0000到1111依次添加,施加到被测DAC,DAC将8位的输入码字转换成模拟电压并加到ADC上,ADC的输出送入FPGA与输入码字进展减法运算并进展拟和得到数据输出的