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文档简介

同步时序电路和数字系统相关设计例1.设计一个模为6的加法(1).S5S4S3S2S1S0/0/0/0/0/0/0(2)无等价态。计数器无等价态。当输入相同时,转移的新形状相同、输出也相同,则这二个状态等价。(3)赋码r为状态数,k为触发器个数2k>r

k>log2r

取k=3(4)真值表Q3

Q2

Q1

Q3n+1

Q2n+1

Q1n+1

Z000001000101000100110011100010010101010001(a)在同一输入条件下,具有相同次态的现态。(b)同一个现态在相邻输入下的不同的次态。(c)在所有输入下,具有相同输出的现态。

×

×100000

×

×011001

××001010×0101000111100001000111Q3Q2Q1Q3n+1Q2n+1Q1n+1Z(5)110111000/0/1×(6)1JQK2JQK3JQK&ZCPS0S1S3S20/0X=1/00/01/01/11/00/00/0例2:设计一个模为4的可控加法计数器。当X=0时,不变;X=1时,加法。

模为4,所以有4个状态。设:S0、S1、S2、S3S0/1S0/0S3/0S0/0S2/0S0/0S1/0S0/010YnXS0S1S2S3Yn+1/Z(2)化简S1S2S3S1S2S0×××S0S0S1S3S0S0S1S2S0S0S2S3(a)次态相同(b)次态交错(c)次态互为隐含次态等价具有传递性×××S0/1S0/0S3/0S0/0S2/0S0/0S1/0S0/010YnXS0S1S2S3Yn+1/ZX

Q2

Q1

Q2n+1

Q1n+1

Z000000001010010100011110100010101100110110111001(4)真值表(3)赋码r=4k=2S0=00、S1=01、S2=10、S3=11S0/1S0/0S3/0S0/0S2/0S0/0S1/0S0/010YnXS0S1S2S3Yn+1/Z01000000100101101010110001111000010011XQ2Q1Q2n+1Q1n+1ZX

Q2

Q1

Q2n+1

Q1n+1

Z000000001010010100011110100010101100110110111001(5)无多余态,无需验证自启动。(6)逻辑图(以T为例)1QT2QTXCP选T:选D:选JK:例3.设计一个检测电路,当输入序列中连续输入四个数码均为1时,检测电路输出为1,否则为0。(1)状态图(a)分析电路的逻辑功能,列出电路必须记住的不同的输入序列或输出序列的特征。(b)分别以这些状态为现态,考察在每一种可能的输入组合作用下,电路应转入哪个状态及相应的输出。如果发现有尚未定义的新状态,则把新的状态加到状态图(表)中去,并构成完整的状态图。S0S4S3S1S20/00/00/00/01/01/01/00/01/11/1设S0原状态、S1收到一个”1”、S2连续收到2个”1”、

S3连续收到3个”1”、S4连续收到4个”1”S4/1S0/0S4/1S0/0S3/0S0/0S2/0S0/0S1/0S0/0X01YnS0S1S2S3S4Yn+1/Z(2)化简:寻找等价态(3)赋码S0=00、S1=01、S2=11、S3=10X

Q2

Q1

Q2n+1

Q1n+1

Z000000001000010000011000100010101110110101111000S4/1S0/0S4/1S0/0S3/0S0/0S2/0S0/0S1/0S0/0X01YnS0S1S2S3S4Yn+1/Z比较得:S3=S4(4)选用D触发器:(5)无多余态100000111110000000000000Q2Q1X01000111100011X

Q2

Q1

Q2n+1

Q1n+1

Z000000001000010000011000100010101110110101111000(6)逻辑图1QD2QDXCP&二.原始状态表的建立与状态化简例1:设计一个序列检测器,该检测器要检测的输入端为X,当收到的输入序列为010或1001时,在收到上述序列的最后一个0或1的同时输出一个1,其他情况下输出为0。(1)确定电路的状态电路必须记住的输入为0、01、010、100、1001设S0“0”状态、S1收到一个“1”、S2收到“01”、S3收到“010”or“10”、S4收到“100”、S5收到“1001”S5/1S0/0S2/0S4/0S1/0S3/1S1/0S3/0S2/0S0/010Yn+1/ZXYnS5S3S4S2S1S0S1/0S3/1所以S2=S5S0S2S3S1S0S1423142××××××××√×××S2S3S4S1S0S1S3S4S5S2×××(2)状态化简:用隐含表(c)输出相同、新状态不同,则填状态对(a)输出不等,则不是等价对用“×”(b)输出相同、新状态相同或为原状态对,则为等价对,用“√”例2:状态化简S(t)X=0X=1AA/0B/0BC/0A/1CB/0D/1DD/0C/0N(t)/Z(t)DCBBCA××××ADBCBCAD所以A=D、B=CA=DB=CB=C

A=D(1)(2)N(t)/Z(t)S(t)X=0X=1AB/0H/0BE/0C/1CD/0F/0DG/0A/1EA/0H/0FE/1B/1GC/0F/0HG/1D/1ABCCDDEEFFGGHBBDHFBAHHBCHFGECADAHFDCFFACHFECBD××××××××××××××××××××A=CBD,HFB=DEG,A=CE=GA=C,B=DHFE=G,B=D所以:A=CB=D

E=GH=F

三.用MSI时序模块实现同步时序电路由于一片MSI时序模块,如集成计数器、移位寄存器以及D触发器都包含有n个触发器,它们可以构成2n种不同的状态,因此可以用来实现时序电路,方法与分立元件有所不同。(1)原则上不必对原始状态表进行状态化简,当然如状态化简可以降低硬件开销,则也进行状态合并。例74163可构成16个不同的状态,状态略大于16可进行合并,使它小于16,则只需一片74163。(2)状态分配原则与导出激励方程视所选用的MSI器件功能而定。S2S7S6S5S4S3S100/000/000/000/100/100/110/110/110/101/101/101/100/101/110/1(1)分析:由于74163有16个状态,而现在仅需7个状态,所以不需化简,且仅用低3位就可。S1S5S6S7S1S2S3S4例1:已知某一时序电路的状态图如下,试用MSI集成计数器74163并辅以中、小规模组合器件实现。状态图分两个环路:(2)使状态最简的编码:S1=000S2=001S3=010S4=011S5=100S6=101S7=110(3)当处于000状态时,74163要进行计数、保持、预置操作;在其他状态时,74163要进行计数、保持等二种操作。进行什么操作由x1x2决定计,预计,保计,保计,保计,预计,保计,保,预Q2Q1Q01001001110操作功能表:4.分析Q2Q1Q0×1×01001x1x2CTPCTT×1011001x1x2LD74163功能为:预置0×计数×××11保持×××10在x1x2=00时,保持;在x1x2=10时,计数;在x1x2=01时,预置;当Q2Q1Q0=000时100×××1001x1x2D2D1D0××××××依次分析000~111得:CTPCTTLDD2D1D0x1×111x21x2+x1Q2Q1Q00101001110Z01x1x2x20x1x1Q2Q1Q00101001110x11111x21x2Q2Q1Q00101001110000000100Q2Q1Q00101001110×××××××××××××××CTTCTP74163﹥CPA0

A1

A2MUXD7D6D5D4D3D2D1D0Y1A2A1A0MUXD7D6D5D4D3D2D1D0Y2MUXD7D6D5D4D3D2D1D0A2A1A0Y3100S2S7S6S5S4S3S100/000/000/000/100/100/110/110/110/1

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