实验报告循环彩灯控制器

湖南科技大学信息与电气工程学院《VHDL语言》课程设计报告题目：VHDL语言课程设计专业：班级：姓名：学号：课程设计任务书题目设计时间设计目的：设计要求：总体方案实现：指导教师评语：课程设计的目的：1，通过本次课程设计，熟练掌握MAX-PLUS2的应用，操作，并对VHDL语言的编程做一实践检验，编出程序，并进行仿真，并根据所得仿真图形分析和推断并改进所涉及的程序，让程序在现实生活中得以更贴近的应用。2，本次操作的命题一是：循环彩灯控制器，本设计的要求是：设计一个循环彩灯控制器，该控制器控制红，绿，黄三个发光管循环点亮。要求红发光管亮3秒，绿发光管亮2秒，黄发光管亮1秒。3，本次操作的命题二是：数字显示的秒表，本设计的要求是：设计一块用数码管显示的秒表，能够准确的计时并显示。最大计时为59秒，最小精确到0.1秒。二、设计方案的论证：命题一循环彩灯控制器的方案一：在本题中要求控制器可以控制红，绿，黄三个发光管循环点亮，并且要求发光的时间不一样，这样，本质设计思想是循环累加，即时钟信号高电平开始，m值开始累加，CASEmISWHEN"001"=>dout<="100";WHEN"010"=>dout<="100";WHEN"011"=>dout<="100";WHEN"100"=>dout<="010";WHEN"101"=>dout<="010";WHEN"110"=>dout<="001";WHENOTHERS=>dout<="111";ENDCASE;前三个值都将赋值给dout1，也就是红灯发光的三秒，然后两个赋值给绿灯，最后一秒赋值给黄灯。这样，dout的不同值将点亮不同颜色的灯，下面是表示三种灯的点亮程序。red<=dout(2);green<=dout(1);yellow<=dout(0);以此类推，我们可以实现三个彩灯不同时间的循环点亮。真值表如下：mm值灯1（001）2010301141005101611071110000红灯11100000绿灯00011000黄灯00000100命题一循环彩灯控制器方案二：根据题目要求，可以设计一个计数器来实现，在开始计数前，我们采用计数器将每一个数字进行技术，然后再根据不同的点亮时间一次分派不同颜色的灯让他们显示。这样就需要编程三个进程，在需要依次肤质就可以达到效果。综上两种方案：方案一，简单可行性好，容易理解，编程简单，使读者更容易懂，设计者也方便设计，而方案二也可以达到课设的要求，但是，有很多不足之处，编程繁琐，给设计者带来诸多不便，相对之下，还是选择第一种方案，命题二数字显示的秒表设计方案，在设计过程中要求设计的秒表能够准确显示时间，最大计时为59秒，最小精确到0.1秒。通过分析，我们可以通过三个进程分别显示一个数字，每一个进程分别计数，因为在VHDL语言中，进程是同时进行的，只有在进程内部才是按照顺序进行的，所以，计数是同时进行的，我们可以通过采取计数的原理来实现秒表的显示，后面两位都是十进制，最前面的计数到5结束，在进行设计过程中考虑到实际现实中的应用，做了相应改进，我们可以通过一个时钟控制它无法显示到59.9秒的时候，然后重新开始，即复位，我们也可以在计数的时候按照我们的意愿让秒表暂停。这样设计更符合实际应用。命题二改进（1）：IF(CLR='1')THENOUT1<="0000";遇到中途计数清零设计，我们可以通过对clr的控制来控制秒表的计数。命题二改进（2）：IF(START='1')THENOUT1<=OUT1+'0';增加这个程序段，我们可以中途暂停，如果不加，那么整个程序只能在到达计数末端才能清零，即每次都是从0到59.9秒的计数，但是增加该段，那么，我们就可以在0到59.9之间，任何一个时间点暂停，以供我们的需求。三、设计仿真及结果分析：命题一循环彩灯控制器：根据程序调试仿真图如下：（仿真图中的us表示现实中表示s）分析：从图形可以看出，清零端低电平，时钟信号上升沿时m值开始计数，随着m值的变化，彩灯的显示一块变化，图示显示，red灯点亮3秒，gree灯点亮2秒，yellow灯点亮1秒，整个周期是六秒一个循环，基本上实现了题目的要求。命题二数字显示的秒表数字显示秒表仿真结果如下：仿真结果分析：根据程序仿真，时钟上升沿开始计数，从图形可以看出，out1从1开始计数到9，然后循环继续重复上述计数，在out1计数到9的时候，现实中，应给out2开始计数，从图形来看，符合实际应用，当out2计数到9的时候，out3开始计数，也就是说，每一个都符合计数的要求和现实生活的应用。但是这样只能计数从0开始到59.9秒，符合题目的要求，但是，在现实中，我们需要一个多用的计数器，所以，进行了改进，我们可以根据需要，让秒表停到我们需要的数字，这样便于应用，而且，我们在没计数到59.9秒的时候进行清零，这样我们更贴切生活的应用。上述的仿真结果分析：处理在前面的计数和正常显示外，从图上我们可以看出，当CLR为高电平时，所有计数都清零，从新开始计数，在START为高电平时，计数暂停在该点，也符合我们日常生活的应用。这样就解决了前面遇到的问题。四、设计及仿真中的体会。这次课程设计中，我们不但学习了maxplus软件的应用，而且巩固了以前所学的理论知识，特别是VHDL语言的学习和编程，我们也学习了数电和电路的相关知识，也是一次很好的复习，也是一次很好的实践。下面就本次课程设计中遇到的问题和解决方案做一总结：第一：初次接触maxplus,刚开始的时候只是对软件的熟悉，通过老师的指导和书本的查阅，基本掌握该软件的简单应用。第二：程序的编程和调试。我们在理论学习中就编程，所以，编程不会是很大的问题，但是以前只是理论上的编程，只是随着认得意识而编写的，所以，当我们编程完成以后开始调试的时候发现很多问题。在进行程序调试的时候首先发现了路径无法打开，进过老师的指导，结合理论知识的解释，我们做了很多改变开得以解决。其次，受C语言的影响，编程有些太复杂，出现特多警告，后来在老师的耐性指导和修改下，然后通过自己的思考将其改正。在调试的过程中还会出现很多很普通的错误，比如说，标点符号，定义变量名的时候出现了相当多的错误，这些只要编程序时细心认真就可以解决。

第三：程序的仿真。程序的仿真应该说是这次课程设计中最有收获的，因为之前从没接触过，通过仿真，我们可以清楚的看出程序的应用，和相关需要出现的结果，还有一些我们在编程过程中的变量等等的显示，这样也有助于我们的程序编程的改进，贴别是在设计命题二的时候，只要仿真完就可以发现问题，并及时修改，最后达到完美。第四，程序优化，改进。在按照课题的设计过程中，发现，如果按照题目的要求设计，那么，这个硬件的设计太单一，而且在应用中不太理想，所以，就做了些许改进，命题二在题目的要求基础上，加了中途暂停和在没有计数满的情况下清零功能，这样，更符合实际的应用。五、对本次课程设计的体会和建议：通过两周的紧张努力，我们成功完成了这次课程设计，我们不但学会了maxplus软件的应用，而且复习了前面学过的很多理论知识，我们统筹兼顾的学习了理论和实践应用的区别，让我体会深刻的是，实践是检验整理的唯一标准，如果没有这次课程设计，就没法想到VHDL语言在我们学习和和生活中的重大应用，这将给我们一个很好的体会，给我们以后更好学习专业课程做了铺垫，也是我们将来工作的一个帮手。在这次课程设计中也有很多遗憾，所以通过这次课程设计我们可以做以下建议：首先，在正常的理论教学中，引导学生学习maxplus软件的应用，在短时间的学习效果不是很好。二，希望有机会，我们可以再自己做好编程和调试的基础上做出实物，相信这样会有更好的收获。六、参考文献：参考书目：【1】侯伯亨编，《VHDL硬件描述语言与数字逻辑电路设计》，西安电子科技大学出版社，1999年版。【2】邢建平曾繁太编，《VHDL设计教程》，清华大学出版社，2005版【3】刘凯，VHDL硬件描述语言与数字逻辑电路设计，西安电子科技大学出版社，2009.8七、附录：附录一选题一源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcaidengISPORT(clk,clr:INSTD_LOGIC;red,green,yellow:OUTSTD_LOGIC);ENDENTITYcaideng;ARCHITECTURExh_rtlOFcaidengISSIGNALdout:STD_LOGIC_VECTOR(2DOWNTO0);SIGNALm:STD_LOGIC_VECTOR(2DOWNTO0);BEGINred<=dout(2);green<=dout(1);yellow<=dout(0);PROCESS(clk)ISBEGINIF(clr='1')THENm<="001";ELSIF(clk'EVENTANDclk='1')THENIF(m="110")THENm<="001";ELSEm<=m+1;ENDIF;CASEmISWHEN"001"=>dout<="100";WHEN"010"=>dout<="100";WHEN"011"=>dout<="100";WHEN"100"=>dout<="010";WHEN"101"=>dout<="010";WHEN"110"=>dout<="001";WHENOTHERS=>dout<="111";ENDCASE;ENDIF;ENDPROCESS;ENDARCHITECTURExh_rtl;附录二选题二源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYmiaobiaoISPORT(CLK:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(3DOWNTO0);WR3,WR2,WR1,CLR,START:INSTD_LOGIC;DOUT3:OUTSTD_LOGIC_VECTOR(3DOWNTO0);DOUT2:OUTSTD_LOGIC_VECTOR(3DOWNTO0);DOUT1:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDENTITYmiaobiao;ARCHITECTUREEXAMPLEOFmiaobiaoISSIGNALOUT3:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALOUT2:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALOUT1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINDOUT3<=OUT3;DOUT2<=OUT2;DOUT1<=OUT1;PROCESS(CLK)ISBEGINIF(CLR='1')THENOUT1<="0000";ELSIF(CLK'EVENTANDCLK='1')THENIF(START='1')THENOUT1<=OUT1+'0';ELSIF(WR1='1')THENOUT1<=DIN;ELSIF(OUT1="1001")THENOUT1<="0000";ELSEOUT1<=OUT1+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK)ISBEGINIF(CLR='1')THENOUT2<="0000";ELSIF(CLK'EVENTANDCLK='1')THENIF(START='1')THENOUT2<=OUT2+'0';ELSIF(WR2='1')THENOUT2<=DIN;ELSIF(OUT1="1001")THENIF(OUT2="1001")THENOUT2<="0000";ELSEOUT2<=OUT2+1;ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK)ISBEGINIF(CLR='1')THENOUT3<="0000";IF(CLK'EVENTANDCLK='1'