电路与电子技术基础 课件 第9章 触发器与时序逻辑电路

第九章触发器与时序逻辑电路本章教学内容触发器时序逻辑电路555定时器及应用9.1触发器概述基本触发器其他结构触发器触发器逻辑功能的转换概述触发器：能够存储1位二值信号的基本单元电路。触发器必须具备的两个基本特点：具有两个能自行保持的稳定状态，用来表示逻辑状态的0

和1

，或二进制数的0

和1。2.根据不同的输入信号可以置成1或0状态。概述1.根据电路结构形式的不同分为：

基本触发器、钟控（同步）触发器、主从触发器、

维持阻塞触发器、边沿触发器。根据逻辑功能的不同分为：

RS触发器、JK触发器、T（T’)触发器、D触发器。触发器的分类：概述初态和次态是两个相邻离散时间触发器的输出状态。初态次态9.1.1基本触发器1基本RS触发器置位端或置1端复位端或置0端触发器的1状态：触发器的0状态：两个与-非门（或者两个或-非门）来组成9.1.1基本触发器1基本RS触发器工作原理状态保持破坏了互补性，且次态不确定，不允许出现9.1.1基本触发器1基本RS触发器工作原理9.1.1基本触发器1基本RS触发器RS触发器真值表次态卡诺图约束条件：特性方程：状态方程或次态方程9.1.1基本触发器1基本RS触发器RS触发器逻辑状态转换表RS触发器逻辑状态转换图触发器状态输出不仅与输入有关，还与触发器前一时刻状态有关，这是组合电路不具备的电路具有记忆性9.1.1基本触发器1基本RS触发器例：已知RS触发器的输入波形，试画出输出端波形9.1.1基本触发器1基本RS触发器输入信号在全部作用时间里，即SD或RD为“有效”的全部时间里，都能直接改变输出端的状态，这就是基本RS触发器的动作特点。SD叫做直接置位端。RD叫做直接复位端。动作特点：9.1.1基本触发器2钟控RS触发器CP=0时，门G3、G4截止，触发器保持原状态不变。CP=1时，与基本RS锁存器工作原理相同。钟控（同步）RS触发器，通过CP端，可使不同的触发器有条不紊地工作9.1.1基本触发器2钟控RS触发器例：已知高电平有效的钟控RS触发器输入波形，试画出输出端波形9.1.1基本触发器2钟控RS触发器动作特点：只有当CP变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。在CP=1的全部时间里S和R的变化都将引起触发器输出端状态的变化。如果CP=1期间内输入信号多次发生变化，则触发器的状态也会发生多次翻转，这降低了电路的抗干扰能力。3其他功能的触发器1钟控D触发器CP

=0时D触发器状态保持不变CP

=1时特性方程D触发器输入端没有约束条件的限制3其他功能的触发器1钟控D触发器D型数据锁存器3其他功能的触发器1钟控D触发器例：已知钟控D触发器D、CP波形，试画出输出波形。触发器初态为03其他功能的触发器1钟控D触发器动作特点：时钟有效期间，输出端状态随输入端的状态而改变。时钟无效期间，输出状态保持不变。在时钟有效期间会出现输出多次翻转现象3其他功能的触发器2钟控JK触发器JK触发器是在RS触发器的改进，避免了输入端约束条件的限制

CP=0,状态保持CP=1特性方程输入端J、K没有约束条件的限制

3其他功能的触发器2钟控JK触发器J：置位端（高电平），K：复位端（高电平）J、K同时低电平，输出状态保持不变J、K同时高电平，输出状态翻转

3其他功能的触发器2钟控JK触发器例：已知J、K及CP波形，试画出输出波形3其他功能的触发器2钟控JK触发器动作特点：只有当CP变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。在CP=1的全部时间里J和K的变化都将引起触发器输出端状态的变化。如果CP=1期间内输入信号多次发生变化，则触发器的状态也会发生多次翻转，这降低了电路的抗干扰能力输入端J、K没有约束条件的限制3其他功能的触发器3钟控T触发器将JK触发器的J、K连接在一起，可得到T触发器CP=0,状态保持CP=1特性方程3其他功能的触发器3钟控T触发器T为低电平，输出状态保持不变T为高电平，输出状态翻转（计数）

当T＝1时，称为T’触发器3其他功能的触发器3钟控T触发器动作特点：只有当CP变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。在CP=1的全部时间里T的变化都将引起触发器输出端状态的变化。如果CP=1期间内输入信号多次发生变化，则触发器的状态也会发生多次翻转，这降低了电路的抗干扰能力9.1.2其他结构触发器1主从JK触发器主从JK触发器，可以防止钟控信号作用期间输出端Q的多次翻转现象若满足在CP=1期间，J、K输入端的值不发生变化的条件，就可以在时钟的下降沿根据J、K的值来得到触发器输出状态的结果。9.1.2其他结构触发器1主从JK触发器例：已知主从JK触发器J、K及CP等信号波形，试画出Q波形。初态为09.1.2其他结构触发器1主从JK触发器注意：主从JK触发器，在CP=1期间，主触发器最多只会发生一次翻转变化，而不会随J、K值的变化发生多次变化。这种一次翻转现象，使得在判断主从触发器的输出端状态时，不能在下降沿到来时刻，根据输入端J、K的值来得出输出端的状态，除非在CP=1的期间，输入端J、K的值没有发生变化，才可以用这种方法来得出输出端的状态。如果在CP=1的期间，输入端的值发生变化，输出端的状态应该从主触发器得到。9.1.2其他结构触发器1主从JK触发器主从JK触发器的动作特点：在CP=1期间主触发器接收输入端的信号，被置成相应的状态，而从触发器不动；CP下降沿到来时从触发器按照主触发器状态翻转，所以从触发器状态的变化发生在CP的下降沿（若CP以低电平为有效信号，则状态的变化发生在CP的上升沿）;在CP=0期间,主、从触发器状态保持不变；一个CP周期内，主、从触发器的状态都只改变一次。若CP=1期间，J、K输入保持变，就可以在时钟下降沿根据JK输入值判定触发器的输出状态9.1.2其他结构触发器2边沿JK触发器主从JK触发器的一次翻转现象，降低了其抗干扰的能力异步置位异步复位异步？9.1.2其他结构触发器2边沿JK触发器边沿JK触发器逻辑功能表实现JK触发器的边沿触发是利用门电路的传输延迟时间来达到的9.1.2其他结构触发器2边沿JK触发器例：已知边沿JK触发器J、K、CP及异步复位/置位波形，试画出输出波形。触发器初态为09.1.2其他结构触发器2边沿JK触发器利用门传输延时实现了触发器的边沿触发触发器的次态仅取决于时钟信号的下降沿（也称为负边沿）或上升沿（也称为正边沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。这一特点有效地提高了触发器的抗干扰能力，因而也提高了工作可靠性。边沿JK触发器的动作特点：9.1.2其他结构触发器3维持阻塞结构的D触发器异步置位异步复位9.1.2其他结构触发器3维持阻塞结构的D触发器例：已知边沿D触发器D、CP波形，试画出输出波形。触发器初态为09.1.2其他结构触发器3维持阻塞结构的D触发器动作特点：触发器的次态仅取决于时钟信号的上升沿（也称为正边沿）或下降沿（也称为负边沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。这一特点有效地提高了触发器的抗干扰能力，因而也提高了工作可靠性。9.1.3触发器逻辑功能的转换1JK触发器转换为其他触发器JK触发器转换为RS触发器9.1.3触发器逻辑功能的转换1JK触发器转换为其他触发器JK触发器转换为D触发器9.1.3触发器逻辑功能的转换1JK触发器转换为其他触发器JK触发器转换为T触发器J=K=T

9.1.3触发器逻辑功能的转换2D触发器转换为其他触发器D触发器转换为RS触发器9.1.3触发器逻辑功能的转换2D触发器转换为其他触发器D触发器转换为JK触发器9.1.3触发器逻辑功能的转换2D触发器转换为其他触发器D触发器转换为T触发器9.2时序逻辑电路时序逻辑电路的表示方法时序逻辑电路的分析方法常用时序逻辑电路时序逻辑电路设计9.2.1时序逻辑电路的表示方法时序逻辑电路？任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，即还与以前的输入状态有关。具备这种逻辑功能特点的电路叫做时序逻辑电路。9.2.1时序逻辑电路的表示方法时序逻辑电路的特点⑴时序逻辑电路通常包含组合电路和存储电路两部分，存储电路（触发器）是必不可少的。⑵存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。9.2.1时序逻辑电路的表示方法举例串行加法器指将两个多位数相加时，采取从低位到高位逐位相加的方式完成相加运算。需具备两个功能：

将两个加数和来自低位的进位相加，记忆本位相加后的进位结果。串行加法器电路全加器执行三个数的相加运算，存储电路记下每次相加后的运算结果。9.2.1时序逻辑电路的表示方法时序逻辑电路的功能描述

输出方程：

驱动方程：

状态方程：逻辑表达式状态表、卡诺图、状态图和时序图9.2.1时序逻辑电路的表示方法时序逻辑电路的分类1.根据存储电路中触发器的动作特点不同分为：同步时序电路和异步时序电路。在同步时序电路中，所有触发器状态的变化都是在同一时钟信号操作下同时发生的。在异步时序电路中，触发器状态的变化不是同时发生的。

2.按逻辑功能划分有：计数器、寄存器、移位寄存器等。9.2.1时序逻辑电路的表示方法时序逻辑电路的分类3.根据输出信号的特点分为：米利（Mealy）型和穆尔（Moore）型。在米利型电路中，输出信号不仅取决于存储电路的状态，而且还取决于输入变量。在穆尔型电路中，输出信号仅仅取决于存储电路的状态。穆尔型电路只是米利型电路的一种特例。9.2.2时序逻辑电路的分析方法1分析步骤写出输出方程，及各个触发器的驱动方程驱动方程代入触发器特性方程，得到状态方程根据状态方程得到状态转换表（图）自启动检查画出波形，描述电路功能9.2.2时序逻辑电路的分析方法2分析举例例：分析同步时序电路功能驱动方程：JK触发器特性方程：状态方程：输出方程：状态方程：输出方程：状态转移表状态转移表自启动？功能？六进制（模六）计数器，带进位输出9.2.2时序逻辑电路的分析方法2分析举例例：分析同步时序电路功能驱动方程：D触发器特性方程：状态方程：输出方程：状态方程：输出方程：状态转换表9.2.3常用时序逻辑电路1寄存器并行数据寄存器9.2.3常用时序逻辑电路1寄存器移位数据寄存器9.2.3常用时序逻辑电路1寄存器移位数据寄存器存储4位二进制数10109.2.3常用时序逻辑电路1寄存器移位数据寄存器集成移位数据寄存器9.2.3常用时序逻辑电路2计数器时钟信号的作用方式的不同同步计数器、异步计数器计数数值的增减不同加法计数器、减法计数器和可逆计数器计数的数制不同二进制、十进制和其他进制计数器计数器的应用脉冲计数、脉冲分频、延时定时、序列脉冲产生等9.2.3常用时序逻辑电路2计数器二进制计数器74161：4位二进制加法计数器（模16或16进制）

异步复位预置数控制端计数使能端进位输出端9.2.3常用时序逻辑电路2计数器二进制计数器常用的集成二进制计数器还有：带同步复位、同步预置数的4位二进制加法计数器74LS163、CC40163可逆4位二进制计数器有74LS169、74LS191、CD4516双时钟4位同步可逆计数器74LS193、CD40193等。

9.2.3常用时序逻辑电路2计数器十进制计数器74160：4位十进制加法计数器（模10或10进制）

0000→10019.2.3常用时序逻辑电路2计数器十进制计数器常用的集成十进制计数器还有：带同步复位和同步预置数的十进制加法计数器74LS162、CC40162可逆十进制计数器有74LS168、74LS190、CD4510双时钟十进制可逆计数器74LS192、CD40192等。

9.2.3常用时序逻辑电路2计数器任意进制计数器的构成方法假定已有N进制计数器,需要得到M进制计数器M<N的情况在N进制计数器的顺序计数过程中,设法使之跳过N-M个状态,就可得到M进制计数器。实现跳跃的方式有复位法和置数法。复位法

适用于有复位输入端的计数器。置数法

适用于有预置数功能的计数器。9.2.3常用时序逻辑电路2计数器任意进制计数器的构成方法复位法S0S1S2S3SM-2SMSN-3SM-1SN-2SN-1同步复位信号从SM-1译出异步复位信号从SM译出74161：4位二进制加法计数器（模16或16进制），异步复位，同步置数

哪个状态译码产生复位信号译码状态能维持一时钟周期？十二进制（模12）计数器缺点：复位信号持续时间极短，动作慢的触发器可能还未复位，信号就已消失，电路可靠性不高。9.2.3常用时序逻辑电路2计数器任意进制计数器的构成方法置数法S0SiSi+1Si+2SjSN-3Sj-1SN-2SN-1N-M个状态同步置数信号从Si译出异步置数信号从Si+1译出74161：4位二进制加法计数器（模16或16进制），异步复位，同步置数

哪个状态译码产生置位信号置位结果？译码状态能维持一时钟周期？十二进制（模12）计数器9.2.3常用时序逻辑电路2计数器任意进制计数器的构成方法假定已有N进制计数器,需要得到M进制计数器M>N的情况必须使用多片N进制计数器构成M进制计数器。各片之间的连接方式：异步级联（串行进位）、同步级联（并行进位）整体置零、整体置数。9.2.3常用时序逻辑电路2计数器任意进制计数器的构成方法假定已有N进制计数器,需要得到M进制计数器若M可以分解为两个小于N的因数相乘即：M=N1×N2，可采用串行进位或并行进位方式。串行进位：低位进位输出信号作为高位时钟信号。并行进位：低位进位输出信号作为高位计数使能信号。M>N的情况同步级联方式74160：十进制加法计数器（模10），异步复位，同步置数

功能：百进制（模100）计数器异步级联方式功能：百进制（模100）计数器非门的作用？74160：十进制加法计数器（模10），异步复位，同步置数

9.2.3常用时序逻辑电路2计数器任意进制计数器的构成方法假定已有N进制计数器,需要得到M进制计数器M>N的情况若M可以分解为两个小于N的因数相乘即：M=N1×N2，可采用同步级联或异步级联方式。在N1、N2

不等于N

时，可以先将两个N

进制计数器，分别接成N1

进制计数器和N2

进制计数器，然后再将它们级联接起来。9.2.3常用时序逻辑电路2计数器任意进制计数器的构成方法假定已有N进制计数器,需要得到M进制计数器当M为大于N的素数时，不能分解为N1和N2，必须采取整体置零或整体置数方式。整体复位：首先将两片N进制计数器按最简单的方式，接成一个大于M的计数器（如N*N进制），然后根据M译出复位信号，将两片N进制计数器同时复位，基本原理和M<N

时复位法一样。整体置数：基本原理和M<N

时置数法类似。M>N的情况同步级联：100进制

整体复位？

二十三进制计数器整体同步置数

9.2.4时序逻辑电路设计1基于触发器的时序逻辑电路设计1基于触发器的时序逻辑电路设计设计方法逻辑抽象根据电路的设计要求，确定输入量和输出量，并且定义输入和输出量逻辑值的含义，用字母表示出这些变量，例如输入量用X表示，输出量用Y或Z等表示。1基于触发器的时序逻辑电路设计设计方法建立状态转换表/图根据设计要求，确定系统的原始状态数，用字母表示出这些原始状态，例如用Sm来表示（m为0、1、2…）。找到原始状态Sm之间的转换关系，作出在各种输入条件下状态间的转换图或状态转移表，标明输入和输出的逻辑值。

1基于触发器的时序逻辑电路设计设计方法状态化简状态化简就是进行状态合并，用一个状态代替与之等价的状态状态等价的条件？①状态Si、Sj，在相同的输入条件下，状态Si、Sj对应的输出结果相同；②状态Si、Sj，在相同的输入条件下，状态Si、Sj转移效果完全相同。

？1基于触发器的时序逻辑电路设计设计方法状态化简三种转移效果相同的情况：①次态相同[Si

，Sj]表示Si

，Sj等价等价关系具有传递性1基于触发器的时序逻辑电路设计设计方法状态化简三种转移效果相同的情况：①次态相同等价关系具有传递性1基于触发器的时序逻辑电路设计设计方法状态化简三种转移效果相同的情况：②次态交错1基于触发器的时序逻辑电路设计设计方法状态化简三种转移效果相同的情况：③次态循环次态循环是指次态之间的关系构成循环。如Si和Sj在某种输入条件下的次态分别为Sm和Sn，并且输出相同；Sm和Sn在另外输入条件下的次态分别为Si和Sj，输出也相同，则状态Si和Sj等价，用[Si，Sj]来表示状态等价。1基于触发器的时序逻辑电路设计设计方法状态分配S0、S1、S2和S3，可知应该用2个触发器来实现状态编码？S0=00、S1=01、S2=10、S3=11S0=00、S1=01、S2=11、S3=10触发器个数？1基于触发器的时序逻辑电路设计设计方法求解状态方程、驱动方程及输出方程根据卡诺图写出状态方程确定所选用触发器（特性方程），得到驱动方程确定输出方程1基于触发器的时序逻辑电路设计设计方法自启动检查画出逻辑电路1基于触发器的时序逻辑电路设计设计举例除时钟无输入，输出为Y，1表示有进位、0表示无进位

逻辑抽象例

设计一个五进制计数器，进位输出端Y，分别用JK触发器和D触发器实现该设计电路1基于触发器的时序逻辑电路设计设计举例状态转换图例

设计一个五进制计数器，进位输出端Y，分别用JK触发器和D触发器实现该设计电路状态化简状态分配：3

个触发器1基于触发器的时序逻辑电路设计设计举例例

设计一个五进制计数器，进位输出端Y，分别用JK触发器和D触发器实现该设计电路状态方程输出方程1基于触发器的时序逻辑电路设计设计举例例

设计一个五进制计数器，进位输出端Y，分别用JK触发器和D触发器实现该设计电路状态方程输出方程选用JK触发器驱动方程1基于触发器的时序逻辑电路设计设计举例例

设计一个五进制计数器，进位输出端Y，分别用JK触发器和D触发器实现该设计电路自启动检测无关项的处理？例

设计一个五进制计数器，进位输出端Y，分别用JK触发器和D触发器实现该设计电路自启动检测无关项的处理？1基于触发器的时序逻辑电路设计设计举例例

设计一个五进制计数器，进位输出端Y，分别用JK触发器和D触发器实现该设计电路画出电路1基于触发器的时序逻辑电路设计设计举例例

设计一个五进制计数器，进位输出端Y，分别用JK触发器和D触发器实现该设计电路状态方程输出方程选用D触发器1基于触发器的时序逻辑电路设计设计举例例

设计一个五进制计数器，进位输出端Y，分别用JK触发器和D触发器实现该设计电路状态方程输出方程选用D触发器驱动方程例

设计一个五进制计数器，进位输出端Y，分别用JK触发器和D触发器实现该设计电路自启动检测无关项的处理？1基于触发器的时序逻辑电路设计设计举例例

设计一个五进制计数器，进位输出端Y，分别用JK触发器和D触发器实现该设计电路画出电路外围电器相对复杂2．基于MSI的时序逻辑电路设计移位寄存器可以用于输入脉冲序列的检测2．基于MSI的时序逻辑电路设计序列信号发生器在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。通常把这种串行数字信号叫做序列信号。产生